參數(shù)資料
型號(hào)： T7630
廠商： Lineage Power
英文描述： Dual T1/E1 5.0 V Short-Haul Terminator (Terminator-II)(雙 T1/E1 5.0V短距離通信終端器)
中文描述： 雙T1/E1的5.0V的短途終結(jié)者（終結(jié)者-Ⅱ）（雙個(gè)T1/E1 5.0V短距離通信終端器）
文件頁數(shù)： 13/210頁
文件大?。?/td> 3075K
代理商： T7630
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Lucent Technologies Inc.
Lucent Technologies Inc.
13
Preliminary Data Sheet
October 2000
T7630 Dual T1/E1 5.0 V Short-Haul Terminator (Terminator-II)
Feature Descriptions
(continued)
I
Signaling:
— DS1: extended superframe 2-state, 4-state, and
16-state per-channel robbed bit.
— DS1: D4 superframe 2-state and 4-state per-
channel robbed bit.
— DS1: SLC-96 superframe 2-state, 4-state, 9-state,
and 16-state per-channel robbed bit.
— DS1: channel-24 message-oriented signaling.
— ITU CEPT: channel associated signaling (CAS).
— Transparent (all data channels).
I
Alarm reporting, performance monitoring, and main-
tenance:
— ANSIT1.403-1995, AT&T TR 54016, and ITU
G.826 standard error checking.
— Error and status counters.
— Bipolar violations.
— Errored frame alignment signals.
— Errored CRC checksum block.
— CEPT: received E bit = 0.
— Errored, severely errored, and unavailable sec-
onds.
— Selectable errored event monitoring for errored
and severely errored seconds processing with
programmable thresholds for errored and severely
errored second monitoring.
— CEPT: Selectable automatic transmission of E bit
to the line.
— CEPT: Sa6 coded remote end CRC-4 error E bit =
0 events.
— Programmable automatic and on-demand alarm
transmission.
1. Automatic transmission of remote frame alarm
to the line while in loss of frame alignment
state.
2. Automatic transmission of alarm indication sig-
nal (AIS) to the system while in loss of frame
alignment state.
— Multiple loopback modes.
— Optional automatic line and payload loopback
activate and deactivate modes.
— CEPT nailed-up connect loopback and CEPT
nailed-up broadcast transmission TS-X in TS-0
transmit mode.
— Selectable test patterns for line transmission.
— Detection of framed and unframed pseudorandom
and quasi-random test patterns.
— Programmable squelch and idle codes.
I
System interface:
— Autonomous transmit and receive system inter-
faces.
— Independent transmit and receive frame synchro-
nization input signals.
— Independent transmit and receive system inter-
face clock.
— 2.048 Mbits/s, 2.048 MHz concentration highway
interface (CHI) default mode.
— Optional 4.096 Mbits/s and 8.192 Mbits/s data
rates.
— Optional 4.096 MHz, 8.192 MHz, and 16.384 MHz
frequency system clock.
— Programmable clock edge for latching frame syn-
chronization signals.
— Programmable clock edge for latching transmit
and receive data.
— Programmable bit and byte offset.
— Programmable CHI master mode for the genera-
tion of the transmit CHI FS from internal logic with
timing derived from the receive line clock signal.
I
Digital phase comparator for clock generation in the
receive and transmit paths.
Facility Data Link Features
I
HDLC or transparent mode.
I
Automatic transmission of the ESF performance
report messages (PRM).
I
Detection of the ESF PRM.
I
Detection of the ANSIESF FDL bit-oriented codes.
I
64-byte FIFO in both transmit and receive directions.
I
Programmable FIFO full- and empty-level interrupt.
I
SLC-96: FDL transmit and receive register access of
D bits.
User-Programmable Microprocessor Inter-
face
I
33 MHz read and write access with no wait-states.
I
12-bit address, 8-bit data interface.
I
Programmable Intelor Motorola nterface modes.
I
Demultiplexed or multiplexed address and data bus.
I
Directly addressable internal registers.
I
No clock required.
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