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參數(shù)資料
| 型號： | T7630 |
| 廠商： | Lineage Power |
| 英文描述： | Dual T1/E1 5.0 V Short-Haul Terminator (Terminator-II)(雙 T1/E1 5.0V短距離通信終端器) |
| 中文描述： | 雙T1/E1的5.0V的短途終結(jié)者（終結(jié)者-Ⅱ）（雙個T1/E1 5.0V短距離通信終端器） |
| 文件頁數(shù)： | 6/210頁 |
| 文件大?。?/td> | 3075K |
| 代理商： | T7630 |
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Table of Contents
(continued)
Figures
Page
Preliminary Data Sheet
October 2000
T7630 Dual T1/E1 5.0 V Short-Haul Terminator (Terminator-II)
6
Lucent Technologies Inc.
Figure 38. Relation Between RLCK1 and Interrupt (Pin 99)................................................................................... 81
Figure 39. Timing for Generation of LOPLLCK (Pin 39/143).................................................................................. 83
Figure 40. The T and V Reference Points for a Typical CEPT E1 Application........................................................ 85
Figure 41. Loopback and Test Transmission Modes............................................................................................... 90
Figure 42. 20-Stage Shift Register Used to Generate the Quasi-Random Signal.................................................. 91
Figure 43. 15-Stage Shift Register Used to Generate the Pseudorandom Signal ................................................. 92
Figure 44. T7630 Facility Data Link Access Timing of the Transmit and Receive Framer Sections....................... 97
Figure 45. Block Diagram for the Receive Facility Data Link Interface................................................................... 98
Figure 46. Block Diagram for the Transmit Facility Data Link Interface................................................................. 103
Figure 47. Local Loopback Mode ......................................................................................................................... 109
Figure 48. Remote Loopback Mode ..................................................................................................................... 109
Figure 49. T7630 Phase Detector Circuitry.......................................................................................................... 111
Figure 50. Nominal Concentration Highway Interface Timing (for FRM_PR43 bit 0—bit 2 = 100 (Binary)) ......... 115
Figure 51. CHIDTS Mode Concentration Highway Interface Timing .................................................................... 116
Figure 52. Associated Signaling Mode Concentration Highway Interface Timing ................................................ 117
Figure 53. CHI Timing with ASM and CHIDTS Enabled....................................................................................... 117
Figure 54. TCHIDATA and RCHIDATA to CHICK Relationship with CMS = 0
(CEX = 3 and CER = 4, Respectively)............................................................................................................... 118
Figure 55. Receive CHI (RCHIDATA) Timing........................................................................................................ 119
Figure 56. Transmit CHI (TCHIDATA) Timing........................................................................................................ 119
Figure 57. Block Diagram of the T7630's Boundary-Scan Test Logic .................................................................. 120
Figure 58. BS TAP Controller State Diagram........................................................................................................ 121
Figure 59. Mode 1—Read Cycle Timing (MPMODE = 0, MPMUX = 0) ............................................................... 130
Figure 60. Mode 1—Write Cycle Timing (MPMODE = 0, MPMUX = 0) ............................................................... 130
Figure 61. Mode 2—Read Cycle Timing (MPMODE = 0, MPMUX = 1) ............................................................... 131
Figure 62. Mode 2—Write Cycle Timing (MPMODE = 0, MPMUX = 1) ............................................................... 131
Figure 63. Mode 3—Read Cycle Timing (MPMODE = 1, MPMUX = 0) ............................................................... 132
Figure 64. Mode 3—Write Cycle Timing (MPMODE = 1, MPMUX = 0) ............................................................... 132
Figure 65. Mode 4—Read Cycle Timing (MPMODE = 1, MPMUX = 1) ............................................................... 133
Figure 66. Mode 4—Write Cycle Timing (MPMODE = 1, MPMUX = 1) ............................................................... 133
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