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參數資料
| 型號： | T7630 |
| 廠商： | Lineage Power |
| 英文描述： | Dual T1/E1 5.0 V Short-Haul Terminator (Terminator-II)(雙 T1/E1 5.0V短距離通信終端器) |
| 中文描述： | 雙T1/E1的5.0V的短途終結者（終結者-Ⅱ）（雙個T1/E1 5.0V短距離通信終端器） |
| 文件頁數： | 194/210頁 |
| 文件大?。?/td> | 3075K |
| 代理商： | T7630 |
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Preliminary Data Sheet
October 2000
T7630 Dual T1/E1 5.0 V Short-Haul Terminator (Terminator II)
194
L Lucent Technologies Inc.
FDL Parameter/Control Registers (800—80E; E00—E0E)
(continued)
Table 189. FDL Receiver Interrupt Level Control Register (FDL_PR6) (806; E06)
Table 190. FDL Register FDL_PR7
Table 191. FDL Receiver Match Character Register (FDL_PR8) (808; E08)
Bit
0—5
Symbol
FRIL0—FRIL5
FDL Receive Interrupt Level.
Bit 0—bit 5 define receiver FIFO full threshold value that
will generate the corresponding FRF interrupt. FRIL = 000000 forces the receive FDL
FIFO to generate an interrupt when the receive FIFO is completely full. FRIL = 001111
will force the receive FDL FIFO to generate an interrupt when the receive FIFO contains
15 or more bytes.
—
Reserved.
Write to 0.
FRANSIE
FDL Receiver ANSIBit Codes Interrupt Enable.
If this bit is set to 1, an interrupt pin
condition is generated whenever a valid ANSIcode is received.
Description
6
7
Bit
0—7
Symbol
—
Description
Reserved.
Bit
0—7
Symbol
FRMC0—
FRMC7
Description
Receiver FDL Match Character.
This character is used only in transparent mode (regis-
ter FDL_PR9 bit 6 = 1). When the pattern match bit (register FDL_PR9 bit 5) is set to 1,
the receive FDL unit searches the incoming bit stream for the receiver match character.
Data is loaded into the receive FIFO only after this character has been identified. The
byte identified as matching the receiver match character is the first byte loaded into the
receive FIFO. The default is to search for a flag, but any character can be programmed
by the user. The search for the receiver match character can be in a sliding window fash-
ion (register FDL_PR9 bit 4 = 0) or only on byte boundaries (register FDL_PR9 bit 4 = 1).
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