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參數(shù)資料
| 型號： | T7630 |
| 廠商： | Lineage Power |
| 英文描述： | Dual T1/E1 5.0 V Short-Haul Terminator (Terminator-II)(雙 T1/E1 5.0V短距離通信終端器) |
| 中文描述： | 雙T1/E1的5.0V的短途終結(jié)者（終結(jié)者-Ⅱ）（雙個T1/E1 5.0V短距離通信終端器） |
| 文件頁數(shù)： | 129/210頁 |
| 文件大?。?/td> | 3075K |
| 代理商： | T7630 |
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Lucent Technologies Inc.
Lucent Technologies Inc.
129
Preliminary Data Sheet
October 2000
T7630 Dual T1/E1 5.0 V Short-Haul Terminator (Terminator-II)
Microprocessor Interface
(continued)
Table 67. Microprocessor Interface I/O Timing Specifications
(continued)
Note: The read and write timing diagrams for all four microprocessor interface modes are shown in Figure 59—Figure 66.
Symbol
Configuration
Parameter
Setup
(ns)
(Min)
Hold
(ns)
(Min)
Delay
(ns)
(Max)
t31
Modes 3 & 4
ALE Asserted Width
—
10
—
t32
Address Valid to ALE Deasserted
10
—
—
t33
ALE Deasserted to Address Invalid
—
10
—
t34
CS Asserted to RD Asserted
0
—
—
t35
Address Valid and ALE Asserted to RD Asserted
0
—
—
t36
CS Asserted to RDY Low Impedance
—
—
12
t37
Rising Edge MPCK to RDY Asserted
—
—
15
t38
RD Asserted to AD Low Impedance
—
—
15
t39
RD Asserted to Data Valid
—
—
40
t40
RD Deasserted to CS Deasserted
—
5
—
t41
RD Deasserted to RDY Deasserted
—
—
15
t42
CS Deasserted to RDY High Impedance
—
—
10
t43
RD Deasserted to Data Invalid (High Impedance)
—
5
—
t44
CS Asserted to WR Asserted
0
—
—
t45
Address Valid and ALE Asserted to WR Asserted
10
—
—
t46
Data Valid to WR Asserted
10
—
—
t47
WR Deasserted to CS Deasserted
—
5
—
t48
WR Deasserted to RDY Deasserted
—
—
15
t49
WR Deasserted to Data Invalid
—
10
—
t50
RD Asserted Width
—
50
—
t51
WR Asserted Width
—
10
—
t52
Address Valid to ALE Falling Edge
10
—
—
t53
ALE Falling Edge to Address Invalid
—
10
—
t54
ALE Falling Edge to RD Asserted
0
—
—
t55
ALE Falling Edge to WR Asserted
10
—
—
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PDF描述 |
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