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參數(shù)資料
| 型號(hào)： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動(dòng)柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 127/324頁 |
| 文件大小： | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
127
In general, the approach to interfacing these two
devices is pretty straightforward. However, the user
must be aware of the fact that the XRT7245 DS3 UNI
does not provide an interrupt vector to the MC68000,
during an “Interrupt Acknowledge” Cycle. Therefore,
the user must configure his/her design to support
“auto-vectored” interrupts. Auto-vectored interrupt
processing is a feature offered by the MC68000 Family
of microprocessors, where, if the microprocessor
knows (prior to any IACK cycle) the “Interrupt Level”
of this current interrupt, and that the “interrupting”
peripheral does not support vectored interrupts, then
the μP will generate its own Interrupt Vector. The
schematic shown in Figure 22, has been configured
to support auto-vectored interrupts.
Functional Description of Circuit in Figure 22.
When the XRT7245 DS3 UNI generates an interrupt,
the Int* output will toggle low. This will force Input 6,
of the “Interrupt Priority Encoder” chip (U4), to also
toggle low. In response to this, the Interrupt Priority
Encoder chip will set its three outputs to the following
states: A2 = ‘0’, A1 = ‘0’ and A0 = ‘1’ (which is the
number 6 in “inverted” binary format). The state of three
output pins will be read by the active-low interrupt re-
quest inputs of the μP (IPL2, IPL1, and IPL0). When
the 68000 μP detects this value at its three interrupt
request inputs, it will know two things:
An interrupt request has been issued by one of
the peripheral devices
The interrupt request is a “Level 6” interrupt
request (due to the values of the A2–A0 outputs
from the “Interrupt Priority Encoder” IC).
1.
2.
Once the 68000 μP has determined these two things
it will initiate an “Interrupt Acknowledge” (IACK) cycle
by doing the following:
Identify this new bus cycle as an interrupt service
routine by setting all of its Function Code output
pins (FC2–FC0) “high”.
1.
F
IGURE
22. S
CHEMATIC
D
EPICTING
HOW
TO
I
NTERFACE
THE
XRT7245 DS3 UNI
TO
THE
MC68000 M
ICROPROCESSOR
.
+5V
5V
5V
D[15:0]
D[15:0]
D
A
R
T
A[3:1]
A[8:0]
A[8:0]
A[9:1]
U1
XR-T7245
TxNEG
111
TxPOS
109
TxLineClk
112
RxLineClk
99
RxNEG
98
RxPOS
97
1
D15
3
4
5
9
D13
11
D9
13
D8
14
D7
16
D6
17
D5
18
D4
19
D3
21
D2
23
D1
25
D0
28
A8
37
A7
40
A6
41
A5
42
A4
43
A3
44
A2
45
A1
46
A0
48
144
TxData15
TTxData9
140
TxData8
130
TxData7
139
TxData3
131
MOTO/Intel
7
70
RxData0
68
62
60
RxData2
58
54
69
RxData6
67
63
61
RxData10
57
RxData14
53
64
56
65
55
155
35
Reset
160
Width16
20
RDS_DS
ALE_AS
33
34
Int
29
CS
32
U2
MC68000
RER/W
DTACK
18
9
10
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D14
5
4
3
2
1
64
63
62
61
60
59
58
57
56
55
54
A1
A2
A3
A4
A5
A6
A7
A8
29
30
31
32
33
34
35
36
A9
A10
A14
A18
A22
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
FC0
28
27
26
VPA
21
IPL0
IPL1
25
24
23
AS
6
7
8
UDS
LDS
U5
74AHCT138
A
B
C
1
2
3
G1
G2A
6
4
5
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
15
14
13
12
11
10
9
7
U3
74AHCT138
A
B
C
1
2
3
G1
G2B
6
4
5
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
15
14
13
12
11
10
9
7
U4
74AHCT148
0
1
2
3
4
5
6
7
10
11
12
13
1
2
3
4
EI
5
A0
A1
A2
9
7
6
GS
14
EO
15
U6A
74AHCT00
1
2
3
U7A
74AHCT04
1
2
U7B
74AHCT04
3
4
Address Decoder
Address Decoder
RxData[15:0]
TxData[15:0]
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