- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號(hào)： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動(dòng)柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁(yè)數(shù)： | 164/324頁(yè) |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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XRT7245
DS3 UNI FOR ATM
á
PRELIMINARY
REV. 1.03
164
two parity values are different then a “Transmit UTOPIA
Parity error” has been detected. If this interrupt condi-
tion has been enabled, then the UNI will generate the
“Detection of Parity Error” interrupt. Additionally, the
UNI will set bit-field 2 (Tx UT Parity Error Interrupt
Status), within the Transmit UTOPIA Interrupt Enable/
Status Register to “1”, as depicted below.
Once the local μP/μC has read the contents of the
Tx UT Interrupt Enable/Status register, then bit 3 of
the UNI Interrupt Status Register, Bit 2 of the Tx UT
Interrupt Enable/Status register, and the INTB* output
pin will all be negated, unless outstanding interrupt
conditions are awaiting servicing.
Bit 3—TCOCA Interrupt Enable—Transmit UTOPIA
Change of Cell Alignment Interrupt Enable
This “read/write” bit-field allows the user to enable or
disable the “Change of Cell Alignment” interrupt. The
local microprocessor can enable this interrupt by writ-
ing a “1” to this bit-field. Upon power up or reset con-
ditions, this bit-field will contain a “0”. Therefore the
default condition is for this interrupt to be disabled.
Bit 4—Tx FIFO ErrInt Enable—Tx FIFO Overrun
Condition Interrupt Enable
This “Read/Write” bit-field allows the user to enable
or disable the “Tx FIFO Overrun” interrupt. The local
microprocessor can enable this interrupt by writing a
“1” to this bit. Upon power up or reset conditions, this
bit will contain a “0”. Therefore the default condition is
for this interrupt to be disabled. The local micropro-
cessor must write a “1” to this bit in order to enable
this interrupt.
Transmit UTOPIA Interrupt Enable /Status Register (Address-6Eh)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Tx FIFO
Reset
Discard
Upon
Parity Error
Tx UT Parity
Error
Interrupt
Enable
Tx FIFO
Overrun
Interrupt
Enable
TCOCA
Interrupt
Enable
Tx UT Parity
Error
Interrupt
Status
Tx FIFO
Overrun
Interrupt
Status
TCOCA
Interrupt
Status
R/W
R/W
R/W
R/W
R/W
RUR
RUR
RUR
x
x
1
x
x
1
x
x
Tx UT Interrupt Enable/Status Register (Address-6Eh)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Tx FIFO
Reset
Discard
Upon Parity
Error
Tx UT Parity
Error
Interrupt
Enable
Tx FIFO
Overrun
Interrupt
Enable
TCOCA
Interrupt
Enable
Tx UT Parity
Error
Interrupt
Status
Tx FIFO
Overrun
Interrupt
Status
TCOCA
Interrupt
Status
R/W
R/W
R/W
R/W
R/W
RUR
RUR
RUR
Tx UT Interrupt Enable/Status Register (Address-6Eh)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Tx FIFO
Reset
Discard
Upon Parity
Error
Tx UT Parity
Error
Interrupt
Enable
Tx FIFO
Overrun
Interrupt
Enable
TCOCA
Interrupt
Enable
Tx UT Parity
Error
Interrupt
Status
Tx FIFO
Overrun
Interrupt
Status
TCOCA
Interrupt
Status
R/W
R/W
R/W
R/W
R/W
RUR
RUR
RUR
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