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參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網絡接口) |
| 中文描述： | DS3自動柜員機用戶網絡接口（DS3異步傳輸模式用戶網絡接口） |
| 文件頁數(shù)： | 319/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
XIX
Mode .................................................................................................................................................133
Figure 28. Illustration of Line Side Test, while the UNI is configured to operate in the “External Loop-
back Mode.” ......................................................................................................................................133
Figure 29. Illustration of System Side Test, while the UNI System is configured to operating in
UTOPIA Loopback Mode. ...............................................................................................................134
Figure 30. Circuit Schematic Illustrating how the XRT7245 DS3 UNI should be interfaced to the
XRT7295/XRT7296 DS3 Line Interface Unit devices. ....................................................................139
Figure 31. Simple Block Diagram of Transmit UTOPIA Interface ..................................................144
Figure 32. Functional Block Diagram of the Transmit UTOPIA Block ..........................................145
Figure 33. Timing Diagram of TxClav/TxFullB and various other signals during writes to the Transmit
UTOPIA, while operating in the Octet-Level Handshaking Mode. .................................................150
Figure 34. Timing Diagram of various Transmit UTOPIA Interface block signals, when the Transmit
UTOPIA Interface block is operating in the “Cell Level Handshaking” Mode. ..............................151
Figure 35. Simple Illustration of Single-PHY Operation .................................................................154
Figure 36. Flow Chart depicting the approach that the ATM Layer Processor should take when writing
ATM Cell Data into the Transmit UTOPIA Interface block, when the UNI is operating in the Single
PHY Mode. .......................................................................................................................................155
Figure 37. Timing Diagram of ATM Layer processor Transmitting Data to the UNI over the UTOPIA
Data Bus, (Single -PHY Mode/Cell-Level Handshaking). ...............................................................156
Figure 38. Timing Diagram of ATM Layer Processor Transmitting Data to the UNI over the UTOPIA
Data Bus (Single-PHY Mode/Octet-Level Handshaking). ...............................................................156
Figure 39. An Illustration of Multi-PHY Operation with UNI Devices #1 and #2 ..........................158
Figure 40. Timing Diagram illustrating the Behavior of various signals from the ATM Layer processor
and the UNI, during Polling. .............................................................................................................160
Figure 41. Flow-Chart of the “UNI Device Selection and Write Procedure” for the Multi-PHY Opera-
tion. ...................................................................................................................................................161
Figure 42. Timing Diagram of the Transmit UTOPIA Data and Address Bus signals, during the
“Multi-PHY” UNI Device Selection and Write Operations. ............................................................161
Figure 43. Simple Illustration of the Transmit Cell Processor Block and the Associated External Pins
165
Figure 44. Functional Block Diagram of the Transmit Cell Processor Block ..................................166
Figure 45. Behavior of TxGFC, TxGFCClk, and TxGFCMSB during GFC insertion into the
“Outbound” Cell ...............................................................................................................................170
Figure 46. Simple Illustration of the Transmit PLCP Processor Block ............................................175
Figure 47. Functional Block Diagram of the Transmit PLCP Processor ..........................................177
Figure 48. An Illustration of the Behavior of the TxPOH Serial Interface signals during User Input of
POH Data. .........................................................................................................................................184
Figure 49. A Simple Illustration of the Transmit DS3 Framer Block and the associated External Pins
185
Figure 50. A Functional Block Diagram of the Transmit DS3 Framer Block ..................................186
Figure 51. A Flow Chart depicting how to transmit a FEAC Message via the FEAC Transmitter .195
Figure 52. Flow Chart depict how to use the LAPD Transmitter .....................................................199
Figure 53. Timing Diagram illustrating the Behavior of the DS3 OH Bit Serial Interface, during user
input of OH Bits. ...............................................................................................................................204
Figure 54. The Behavior of TxPOS and TxNEG signals during data transmission while the UNI is
operating in the Unipolar Mode ........................................................................................................206
Figure 55. Approach to Interfacing the XRT7245 UNI device to the XRT7300 DS3/E3/STS-1 LIU IC.
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