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參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡接口) |
| 中文描述： | DS3自動柜員機用戶網(wǎng)絡接口（DS3異步傳輸模式用戶網(wǎng)絡接口） |
| 文件頁數(shù)： | 54/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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XRT7245
DS3 UNI FOR ATM
á
PRELIMINARY
REV. 1.03
54
b.
The input drivers of the bi-directional data
bus are enabled.
Note:
In order to insure that the XRT7245 DS3 UNI device
will interpret this signal as being a “Write” signal, the μC/μP
should keep the WRB_RW input pin “l(fā)ow”.
B.3
After some settling time, the data, in the inter-
nal data bus, will stabilize and is ready to be
latched into the UNI Microprocessor Interface
block. The Microprocessor Interface block will
indicate that this data is ready to be latched by
asserting the Rdy_Dtck (DTACK) output signal.
At this point, the μC/μP should latch the data
into the UNI by toggling the RDB_DS input pin
“high”.
For subsequent write operations, within this burst I/O
access, the μC/μP simply repeats steps B.1 through
B.3 as illustrated in Figure 19.
3.2.2.2.2.2.3
The Burst I/O Access will be terminated upon the falling
edge of the ALE_AS input signal. At this point the UNI
will cease to internally increment the “l(fā)atched” address
value. Further, the μC/μP is now free to execute
either a “Programmed I/O” access or to start another
“Burst I/O Access” with the XRT7245 DS3 UNI.
Terminating the Burst I/O Access
3.3
On-Chip Register Organization
The Microprocessor Interface section, within the UNI
device allows the user to do the following.
Configure the UNI into a wide variety of operating
modes.
Employ various features of the UNI device
Perform status monitoring
Enable/Disable and service Interrupt Conditions
All of these things are accomplished by reading from
or writing to the many on-chip registers, within the
UNI device. Table 4 lists each of these registers and
their corresponding address location within the UNI
address space.
3.3.1
The array of on-chip registers consists of a variety of
register types. These registers are denoted in Table 4,
as follows.
R/O—Read Only Registers
R/W—Read/Write Registers
RUR—Reset upon Read Registers
Sem—Semaphore Bit-field
Additionally some of these registers consists of both
R/O and R/W bit-fields. These registers are denoted
in Table 4 as “Combination of R/W and R/O”.
The bit-format and definitions for each of these regis-
ters are presented in Section 3.3.2.
UNI Register Addressing
F
IGURE
19. B
EHAVIOR
OF
THE
M
ICROPROCESSOR
I
NTERFACE
S
IGNALS
,
DURING
SUBSEQUENT
“W
RITE
”
O
PERATIONS
WITH
THE
B
URST
I/O C
YCLE
(M
OTOROLA
-
TYPE
μC/μP).
ALE_AS
RDB_DS
A[8:0]
CS*
D[15:0]
Rdy_Dtck
Data Written at Offset =0x01
WRB_RW
Data Written at Offset =0x02
Address of “Initial” Target Register (Offset = 0x00)
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