- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 235/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
235
DS3 data) by transmitting a FEBE pattern of a value
other than ‘111’, out to the “Far End” Terminal.
If the Receive DS3 Framer receives any DS3 frames
containing a FEBE value of some pattern other than
‘111’ then it will increment the PMON FEBE Event
Count Register—MSB/LSB, which is located at 26h
and 27h in the UNI Address space.
The user can determine the three-bit FEBE pattern,
of the most recently received DS3 Frame by reading
Bit-fields 2 through 0 within the Rx DS3 Status
Register as depicted below.
7.1.2.8
Extracting the DS3 Overhead Bits
via the Serial Output Port
The Receive DS3 Framer block also consists of the
“RxOH” Serial Output port. This serial output port
consists of the following output pins:
RxOH
RxOHClk
RxOHFrame
The Receive DS3 Framer will serially output the OH bits
(of the incoming DS3 Frame) via the “RxOH” output
pin. This output signal will be updated on the rising
edge of the RxOHClk clock signal. Finally, the RxO-
HFrame output pin will pulse “high” when the first
X-bit within a DS3 M-frame is being output at the
RxOH output pin. The order, in which these OH bits
are output (via the RxOH pin) is in accordance with
that in Tables 27 and 28.
Figure 71 presents a timing diagram that illustrates
the behavior of the RxOH Serial Output Port signals.
7.1.2.9
Receive DS3 Framer Interrupt
Conditions
The Receive DS3 Framer can generate an interrupt
request upon any of the following conditions:
Receive Alarms
– (e.g., change of state on Receive LOS, OOF,
AIS, Idle detection
– Change of state on Receiver FERF, AIC
– Detection of Parity Errors in a DS3 Frame
Receive FEAC Processor Interrupt
– Validation and removal of receive FEAC code
LAPD Receiver Interrupt
– Receipt of a new LAPD message into on-chip
RAM
Address = 0Fh, RxDS3 Status Register
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
RxFERF
RxAIC
RxFEBE [2]
RxFEBE [1]
RxFEBE [0]
RO
RO
RO
RO
RO
RO
RO
RO
0
0
0
0
0
0
0
0
F
IGURE
71. I
LLUSTRATION
OF
THE
R
X
OH S
ERIAL
O
UTPUT
P
ORT
S
IGNALS
RxOHFrame
RxOHClk
RxOH
t35
t36
t37
t34
F1
X1
F1
AIC
F0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XRT7288IP | CEPT1 Line Interface |
| XRT7288 | CEPT1 Line Interface(CEPT1線接口) |
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| XRT7295AE_03 | E3 (34.368Mbps) Integrated line Receiver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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