- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 212/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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XRT7245
DS3 UNI FOR ATM
á
PRELIMINARY
REV. 1.03
212
At this point, the local μC/μP has determined that the
Transmit DS3 Framer block is the source of the inter-
rupt, and that the Interrupt Service Routine should
branch accordingly. In order to accomplish this, the local
μP/μC should now read one or both of the following
registers
Tx DS3 FEAC Configuration and Status Register
(Address = 1Ch)
Tx DS3 LAPD Status/Interrupt Register (Address =
1Fh)
The roles/functions of the bit-fields, within each of these
registers, relevant to interrupt processing, are described
below.
Tx DS3 FEAC Configuration and Status Register
The bit format of this register is presented below.
This register has five (5) active bit-fields. However,
only two of these bit-fields are relevant to interrupt
processing. Bit 3 is an Interrupt Status bit and Bit 4 is
an Interrupt Enable bit.
Bit 3—Tx FEAC Interrupt Status
This “Read-Only” bit-field is asserted once the Transmit
FEAC processor has completed its 10th transmission
of a FEAC message to the far-end receiver. Addition-
ally, the UNI will notify the local μC/μP of this fact by
asserting the INT* pin to the local μC/μP The purpose
of this interrupt is to alert the local μC/μP that the
Transmit FEAC Processor has completed the trans-
mission of a FEAC message, and that it is now avail-
able and ready to transmit another FEAC message.
Bit 4—Tx FEAC Interrupt Enable
This “Read/Write” bit field allows the user to enable/
disable interrupts generated due to the Transmit FEAC
Processor completing its transmission of a FEAC mes-
sage to the “far end” receiver. The user can enable this
interrupt by writing a “1” to this bit. Upon power up or
reset conditions, this bit-field will contain a “0”. There-
fore, the default condition is for this interrupt to be
disabled. The user must write a “1” to this bit-field in
order to enable this interrupt.
Tx DS3 LAPD Status/Interrupt Register
The bit format of this register is presented below.
This register has four (4) active bit fields. However,
only two of these bit-fields are relevant to interrupt
processing. Bit 0 is an interrupt status bit and Bit 1 is
an interrupt enable bit.
Bit-0—TxLAPD Interrupt Status
This “Reset-Upon-Read” bit field is asserted once
the DS3 LAPD Transmitter has completed transmis-
sion of a LAPD message to the “far-end” receiver. Addi-
tionally, the UNI will notify the local μC/μP of this fact
by asserting the INT* pin to the local μC/μP The pur-
pose of this interrupt is to alert the local μC/μP that
the LAPD Transmitter has completed the transmission
of a LAPD message, and that it is ready and available
to transmit another LAPD message.
Bit-1—TxLAPD Interrupt Enable
This Read/Write bit field allows the user to enable/
disable interrupts generated due to the completion of
transmitting a LAPD message to the far end receiver.
The user can enable this interrupt by writing a “1” to
this bit. Upon power up or reset conditions, this bit-
field will contain a “0”. Therefore, the default condition
Tx DS3 FEAC Configuration and Status Register (Address = 1Ch)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Not Used
Not Used
Not Used
Tx FEAC
Interrupt
Enable
Tx FEAC
Interrupt
Status
Tx FEAC
Enable
Tx FEAC Go
Tx FEAC
Busy
R/O
R/O
R/O
R/W
R/O
R/W
R/W
R/O
Tx DS3 LAPD Status/Interrupt Register (Address = 1Fh)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
Tx DL Start
Tx DL Busy
TxLAPD Interrupt
Enable
TxLAPD Interrupt
Status
R/W
R/O
R/W
RUR
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