- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄67672 > GT-64111 (Galileo Technology Services, LLC) System Controller for RC4640, RM523X and VR4300 CPUs(用于RC4640, RM523X和 VR4300 CPUs的系統(tǒng)控制器) PDF資料下載
參數(shù)資料
| 型號： | GT-64111 |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | System Controller for RC4640, RM523X and VR4300 CPUs(用于RC4640, RM523X和 VR4300 CPUs的系統(tǒng)控制器) |
| 中文描述： | 系統(tǒng)控制器（用于RC4640，RM523X和VR4300處理器的系統(tǒng)控制器的RC4640，RM523X和VR4300處理器） |
| 文件頁數(shù)： | 29/130頁 |
| 文件大?。?/td> | 881K |
| 代理商： | GT-64111 |
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GT-64111 System Controller for RC4640, RM523X and VR4300 CPUs
124
Revision 1.0
Figure 26: TClk = PClk Skew Requirement
In addition to the above restriction, there are few sync modes specific restrictions, summarized in Table 32.
The sync mode can be programed by the CPU, the PCI or during autoload. For sync mode information, see Section
17.13.
TABLE 32. TClk/PClk Restrictions
Sync
Mode
PClk Frequency Range
Restrictions
0
from DC up to TClk
Tpclk > Ttclk + 1.5ns, unless running with TClk = PClk
synchronized.
1
from TClk/2 up to TClk
f pclk > f tclk/2 + 1 MHz, unless running with synchro-
nized f pclk = f tclk/2 and minimum skew of 5.5ns
between PClk rise and every second TClk rise is
guarranteed.
2
from TClk/2 up to TClk
TClk and PClk are synchronized.
f pclk = f tclk/2 is allowed only if a minimum skew of
5.5ns between PClk rise and every second TClk rise
is guarranteed.
TClk
PClk
TClk to PClk
5.5ns Minimum Skew
PClk to TClk
5.5ns Minimum Skew
相關(guān)PDF資料 |
PDF描述 |
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