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參數(shù)資料
| 型號(hào)： | INTEL82801 |
| 廠商： | Intel Corp. |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | 82801AB（ICH0）I / O控制器集線器 |
| 文件頁(yè)數(shù)： | 122/414頁(yè) |
| 文件大?。?/td> | 2140K |
| 代理商： | INTEL82801 |
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Functional Description
5-72
82801AA and 82801AB Datasheet
5.14.3
Ultra ATA/33 Protocol
Ultra ATA/33 is enabled through configuration register 48h in Device 31:Function 1 for each IDE
device. The IDE signal protocols are significantly different under this mode than for the 8237
mode.
Ultra ATA/33 is a physical protocol used to transfer data between a Ultra ATA/33 capable IDE
controller such as the ICH and one or more Ultra ATA/33 capable IDE devices. It utilizes the
standard Bus Master IDE functionality and interface to initiate and control the transfer. Ultra ATA/
33 utilizes a “source synchronous” signaling protocol to transfer data at rates up to 33 Mbytes/sec.
The Ultra ATA/33 definition also incorporates a Cyclic Redundancy Checking (CRC-16) error
checking protocol.
5.14.3.1
Signal Descriptions
The Ultra ATA/33 protocol requires no extra signal pins on the IDE connector. It does redefine a
number of the standard IDE control signals when in Ultra ATA/33 mode. These redefinitions are
shown in
Table 5-53
. Read cycles are defined as transferring data from the IDE device to the ICH.
Write cycles are defined as transferring data from ICH to IDE device.
The DIOW# signal is redefined as STOP for both read and write transfers. This is always driven by
the ICH and is used to request that a transfer be stopped or as an acknowledgment to stop a request
from the IDE device.
The DIOR# signal is redefined as DMARDY# for transferring data from the IDE device to the ICH
(read). It is used by the ICH to signal when it is ready to transfer data and to add wait states to the
current transaction. The DIOR# signal is redefined as STROBE for transferring data from the ICH
to the IDE device (write). It is the data strobe signal driven by the ICH on which data is transferred
during each rising and falling edge transition.
The IORDY signal is redefined as STROBE for transferring data from the IDE device to the ICH
(read). It is the data strobe signal driven by the IDE device on which data is transferred during each
rising and falling edge transition. The IORDY signal is redefined as DMARDY# for transferring
data from the ICH to the IDE device (write). It is used by the IDE device to signal when it is ready
to transfer data and to add wait states to the current transaction.
All other signals on the IDE connector retain their functional definitions during Ultra ATA/33
operation.
Table 5-53. Ultra ATA/33 Control Signal Redefinitions
Standard IDE
Signal Definition
Ultra ATA/33 Read
Cycle Definition
Ultra ATA/33 Write
Cycle Definition
ICH Primary
Channel Signal
ICH Secondary
Channel Signal
DIOW#
STOP
STOP
PDIOW#
SDIOW#
DIOR#
DMARDY#
STROBE
PDIOR#
SDIOR#
IORDY
STROBE
DMARDY#
PIORDY
SIORDY
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| INTEL82802AB | Firmware Hub (FWH) |
| INTELDX2 | High-Performance 32-Bit Embedded Processor(高性能32位嵌入式處理器) |
| INTELDX4 | Embedded Write-Back Enhanced Processor(32位回復(fù)嵌入式增強(qiáng)型處理器) |
| IPS54511 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
| IPS5451 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| INTEL82802AB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Firmware Hub (FWH) |
| INTELLIGENT CHARGER + 4AA | 制造商:Energizer 功能描述:Bulk |
| INTELLI-INCH-LR-STARTER K | 制造商:ALL MOTION 功能描述:Intelli-Inch Stepper & Controller Starter Kit |
| INTELLIPANEL | 制造商:GJD 功能描述:EXTENSION LEAD 8GANG INTELLIPANEL 制造商:GJD 功能描述:EXTENSION LEAD, 8GANG, INTELLIPANEL |
| INTELLIPLUG | 制造商:GLOBAL COMMUNICATIONS 功能描述:ADAPTOR 3WAY INTELLIPLUG |
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