參數(shù)資料
型號(hào)： INTEL82801
廠商： Intel Corp.
英文描述： 82801AB (ICH0) I/O Controller Hub
中文描述： 82801AB（ICH0）I / O控制器集線器
文件頁(yè)數(shù)： 93/414頁(yè)
文件大小： 2140K
代理商： INTEL82801
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82801AA and 82801AB Datasheet
5-43
Functional Description
5.11
Processor Interface (D31:F0)
The ICH has the following outputs to the processor:
A20M#, SMI#, NMI, INIT#, INTR, STPCLK#, IGNNE#, CPUSLP#
The ICH outputs to the processor use open drain buffers, which are pulled up at the system level to
the processor CMOS I/O buffer voltage. The ICH contains one input from the processor, FERR#,
which has special buffer requirements for the different voltage levels. The Vil threshold needs to be
compatible with processors that do not drive the signal above 1.8V.
The ICH also handles the speed setting for the processor by holding specific signals at certain
states just prior to CPURST going inactive. This avoids the glue often required with other PCIsets.
The ICH does not attempt to support the processor’s FRC mode, as this changes the behavior of
many signals.
5.11.1
Processor Interface Signals
This section describes each of the signals that interface between the ICH and the processor bus.
Note that the behavior of some signals may vary during processor reset, as the signals are used for
frequency strapping.
A20M#
The A20M# signal is active (low) when both of the following conditions are true:
The ALT_A20_GATE bit (Bit 1 of PORT92 register) is a ‘0’
The A20GATE input signal is a ‘0’
The A20GATE input signal is expected to be generated by the external microcontroller (KBC).
INIT#
The INIT# signal is active (driven low) based on any one of several events described in
Table 5-27
.
When any of these events occur, INIT# is driven low for 16 PCI clocks, then released (and pulled
high by external pull-up resistor).
Note:
The 16-clock counter for INIT# assertion halts while STPCLK# is active. Therefore, if INIT# is
supposed to go active while STPCLK# is asserted, it actually goes active after STPCLK# goes
inactive.
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