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參數(shù)資料
| 型號： | INTEL82801 |
| 廠商： | Intel Corp. |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | 82801AB（ICH0）I / O控制器集線器 |
| 文件頁數(shù)： | 232/414頁 |
| 文件大小： | 2140K |
| 代理商： | INTEL82801 |
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LPC Interface Bridge Registers (D31:F0)
8-42
82801AA and 82801AB Datasheet
14
Remote IRR.
This bit is used for level triggered interrupts; its meaning is undefined for edge
triggered interrupts.
1 = For level triggered interrupts, this bit is set when Local APIC/s accept the level interrupt sent
by the I/O APIC.
0 = Remote IRR bit is reset when an EOI message is received from a local APIC.
13
Interrupt Input Pin Polarity.
This bit specifies the polarity of each interrupt signal connected to
the interrupt pins. A value of 0 means the signal is active high. A value of 1 means the signal is
active low.
12
Delivery Status—RO.
This field contains the current status of the delivery of this interrupt. Writes
to this bit have no effect.
0 = Idle. No activity for this interrupt
1 = Pending. Interrupt has been injected, but delivery is held up due to the APIC bus being busy
or the inability of the receiving APIC unit to accept the interrupt at this time.
11
Destination Mode.
This field determines the interpretation of the Destination field.
0 = Physical. Destination APIC ID is identified by bits [59:56].
1 = Logical. Destinations are identified by matching bit [63:56] with the Logical Destination in the
Destination Format Register and Logical Destination Register in each Local APIC.
10:8
Delivery Mode.
This field specifies how the APICs listed in the destination field should act upon
reception of this signal. Certain Delivery Modes will only operate as intended when used in
conjunction with a specific trigger mode. These encodings are:
000 = Fixed. Deliver the signal on the INTR signal of all processor cores listed in the destination.
Trigger Mode can be edge or level.
001 = Lowest Priority. Deliver the signal on the INTR signal of the processor core that is
executing at the lowest priority among all the processors listed in the specified destination.
Trigger Mode can be edge or level.
010 = SMI (System Management Interrupt). Requires the interrupt to be programmed as edge
triggered. The vector information is ignored but must be programmed to all zeroes for
future compatibility.
011 = Reserved
100 = NMI. Deliver the signal on the NMI signal of all processor cores listed in the destination.
Vector information is ignored. NMI is treated as an edge triggered interrupt even if it is
programmed as level triggered. For proper operation this redirection table entry must be
programmed to edge triggered. The NMI delivery mode does not set the RIRR bit. Once
the interrupt is detected, it will be sent over the APIC bus.
If the redirection table is incorrectly set to level, the loop count will continue counting
through the redirection table addresses. Once the count for the NMI pin is reached again,
the interrupt will be sent over the APIC bus again.
101 = INIT. Deliver the signal to all processor cores listed in the destination by asserting the INIT
7:0
Vector.
This field contains the interrupt vector for this interrupt. Values range between 10h and
FEh.
Bit
Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| INTEL82802AB | Firmware Hub (FWH) |
| INTELDX2 | High-Performance 32-Bit Embedded Processor(高性能32位嵌入式處理器) |
| INTELDX4 | Embedded Write-Back Enhanced Processor(32位回復(fù)嵌入式增強(qiáng)型處理器) |
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| IPS5451 | FULLY PROTECTED HIGH SIDE POWER MOSFET SWITCH |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| INTEL82802AB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Firmware Hub (FWH) |
| INTELLIGENT CHARGER + 4AA | 制造商:Energizer 功能描述:Bulk |
| INTELLI-INCH-LR-STARTER K | 制造商:ALL MOTION 功能描述:Intelli-Inch Stepper & Controller Starter Kit |
| INTELLIPANEL | 制造商:GJD 功能描述:EXTENSION LEAD 8GANG INTELLIPANEL 制造商:GJD 功能描述:EXTENSION LEAD, 8GANG, INTELLIPANEL |
| INTELLIPLUG | 制造商:GLOBAL COMMUNICATIONS 功能描述:ADAPTOR 3WAY INTELLIPLUG |
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