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參數(shù)資料
| 型號： | 82815EM |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 54/163頁 |
| 文件大?。?/td> | 1049K |
| 代理商： | 82815EM |
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Intel
82815EM GMCH
R
54
Datasheet
3.6.17.
DRAMT—DRAM Timing Register (Device 0)
Address Offset:
53h
Default Value:
00h
Access:
Read/Write
Size:
8 bits
This register controls the operating mode and the timing of the DRAM Controller.
7
5
4
3
2
1
0
SDRAM Mode Select
DRAM
Cycle
Time
Reserved
Latency
SDRAM
RAS# to
CAS# Dly
SDRAM
RAS#
Precharge
Bit
Description
7:5
SDRAM Mode Select (SMS).
These bits select the operational mode of the GMCH2-M DRAM
interface. The special modes are intended for initialization at power up.
000 =
DRAM in Self-Refresh Mode
, Refresh Disabled (Default)
001 =
Normal
Operation
, 100Mhz System memory - Refresh interval 15.6 uSec
010 =
Normal
Operation
, 100Mhz System memory - Refresh interval 7.8
011 =
Normal
Operation
, 100Mhz System memory - Refresh interval 1.28 uSec
100 =
NOP Command Enable.
In this mode all processor cycles to SDRAM result in a NOP
Command.
101 =
All Banks Precharge Enable.
In this mode all processor cycles to SDRAM result in an All
Banks Precharge Command on the SDRAM interface.
110 =
Mode Register Set Enable.
In this mode all processor cycles to SDRAM result in a mode
register set command on the SDRAM interface. The Command is driven on the MA[12:0] lines. MA[2:0]
must always be driven to 010 for burst of 4 mode. MA3 must be driven to 1 for interleave wrap type.
MA4 needs to be driven to the value programmed in the CAS# Latency bit. MA[6:5] should always be
driven to 01. MA[12:7] must be driven to 00000. BIOS must calculate and drive the correct host
address for each row of memory such that the correct command is driven on the MA[12:0] lines.
Note
that MAB[7:4]# are inverted from MAA[7:4]; BIOS must account for this.
111 =
CBR Enable.
In this mode all processor cycles to SDRAM result in a CBR cycle on the SDRAM
interface.
4
DRAM Cycle Time (DCT).
This bit controls the number of SCLKs for an access cycle.
0 = Tras = 5 SCLKs & Trc = 7 SCLKs (Default)
1 = Tras = 7 SCLKs & Trc = 9 SCLKs.
3
Intel
Reserved.
2
CAS# Latency (CL).
This bit controls the number of CLKs between when a read command is sampled
by the SDRAMs and when GMCH2-M samples read data from the SDRAMs. 0 = CAS# latency is 3
SCLKs.
1 = CAS# latency is 2 SCLKs.
1
SDRAM RAS# to CAS# Delay (SRCD).
This bit controls the number of SCLKs from a Row Activate
command to a read or write command.
0 = 3 clocks will be inserted between a row activate command and either a read or write command.
1 = 2 clocks will be inserted between a row activate and either a read or write command.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 82820 | Interface IC |
| 82830009 | MOTOR 12VDC 2100RPM |
| 82830010 | MOTOR 24VDC 2100RPM |
| 82830MP | Intel 830MP Chipset: 82830MP Graphics and Memory Controller Hub (GMCH-M) |
| 82840 | Interface IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 82-816-1000 | 功能描述:RF 連接器 ST Plug RG-108A 50 Ohm RoHS:否 制造商:Bomar Interconnect 產(chǎn)品:Connectors 射頻系列:BNC 型式:Jack (Female) 極性: 觸點(diǎn)電鍍:Gold 阻抗: 端接類型:Solder 主體類型:Straight Bulkhead 電纜類型: |
| 82-81641 | 制造商:CHOMERICS (PARKER) 功能描述: |
| 828168-1 | 制造商:TE Connectivity 功能描述:7P MT RV100 CONNECTOR |
| 828168-2 | 功能描述:7P MT TAND BU STECK RoHS:是 類別:連接器，互連式 >> 矩形 - 自由懸掛，面板安裝 系列:AMPMODU RV 100 RoHS指令信息:5-643816-8 Statement of Compliance 3D 型號:5-643816-8.pdf 標(biāo)準(zhǔn)包裝:500 系列:MTA-100 連接器類型:插座 觸點(diǎn)類型：:母形插口 位置數(shù):28 間距:0.100"（2.54mm） 行數(shù):1 行間距:- 安裝類型:自由懸掛 緊固型:鎖銷滑道 電纜端接:IDC 導(dǎo)線類型:離散式或帶狀纜線 線規(guī):28 AWG 特點(diǎn):閉端，帶電極標(biāo)記 觸點(diǎn)表面涂層:錫 觸點(diǎn)涂層厚度:80µin（2.03µm） 顏色:綠 包裝:散裝 相關(guān)產(chǎn)品:A1998-ND - HEAD ASSEM TOOL FOR MTA-100 RECP |
| 828169-1 | 功能描述:集管和線殼 2X7P MT TAND SOCKET CONNECTOR RoHS:否 產(chǎn)品種類:1.0MM Rectangular Connectors 產(chǎn)品類型:Headers - Pin Strip 系列:DF50 觸點(diǎn)類型:Pin (Male) 節(jié)距:1 mm 位置/觸點(diǎn)數(shù)量:16 排數(shù):1 安裝風(fēng)格:SMD/SMT 安裝角:Right 端接類型:Solder 外殼材料:Liquid Crystal Polymer (LCP) 觸點(diǎn)材料:Brass 觸點(diǎn)電鍍:Gold 制造商:Hirose Connector |
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