參數(shù)資料
型號(hào)： XPC801ZP40
元件分類： 微處理器
英文描述： Microprocessor
中文描述： 微處理器
文件頁(yè)數(shù)： 124/605頁(yè)
文件大?。?/td> 2380K
代理商： XPC801ZP40
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MOTOROLA
MPC801 USER’S MANUAL
7-1
7
SECTION 7
POWERPC ARCHITECTURE COMPLIANCE
This section describes implementation dependent choices made for the core on issues that
are optional on the PowerPC
architecture as defined in the
I, II, and III
. It also describes features that exist in the architecture, but are not supported by
the core. The information in this section is based on the PowerPC books, but you should
refer to the
PowerPC Family: The Programming Environment (MPCFPE/D)
information.
PowerPC Architecture Books
manual for more
7.1 POWERPC USER INSTRUCTION SET ARCHITECTURE (BOOK I)
7.1.1 Computation Modes
The core is a 32-bit fixed-point implementation of the PowerPC architecture. Any reference
to 64-bit implementations in the
PowerPC Architecture
addition, no floating point of the architecture is implemented.
is not supported by the core. In
7.1.2 Reserved Fields
Reserved fields in instructions are described under the specific instruction definition
sections. Unless otherwise stated in the specific instruction description, fields marked
I
,
II
, and
III
in the instruction are discarded by the core decoding. Thus, this type of invalid
form instructions yield results of the defined instructions with the appropriate field zero.
In most cases, the reserved fields in registers are ignored on write and return zeros for them
on read for any control register implemented by the core. Exceptions to this rule are bits
16:23 of the fixed-point exception cause register (XER) and the reserved bits of the machine
state register (MSR), which are set by the source value on write and return the value last set
for it on read.
7.1.3 Classes of Instructions
Nonoptional instructions (except floating-point load, store, and compute instructions) are
implemented by the hardware. Optional instructions are executed by implementation
dependent code and any attempt to execute one of these commands causes the core to
take the implementation dependent software emulation interrupt (offset x’01000’ of the
vector table).
Illegal and reserved instruction class instructions are supported by implementation
dependent code and, thus, the core hardware generates the implementation dependent
software emulation interrupt. The way the core treats invalid and preferred instruction forms
is described in the specific processor compliance sections.
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XPC823CZT66B2T 功能描述:IC MPU POWERQUICC 66MHZ 256-PBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:MPC8xx 標(biāo)準(zhǔn)包裝:1 系列:MPC85xx 處理器類型:32-位 MPC85xx PowerQUICC III 特點(diǎn):- 速度:1.2GHz 電壓:1.1V 安裝類型:表面貼裝 封裝/外殼:783-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:783-FCPBGA（29x29） 包裝:托盤(pán)
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