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參數(shù)資料
| 型號： | XPC801ZP40 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 307/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP40 |
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Memory Controller
15-20
MPC801 USER’S MANUAL
MOTOROLA
15
When a request is initiated, the first location pointed to in the RAM array can be one of the
following fixed addresses that is determined by the requested cycle’s attributes.
Read single beat start address (RSSA) RAM ADDRESS = 0x’00
Write single beat start address (WSSA) RAM ADDRESS = 0x’18
Read burst cycle start address (RBSA) RAM ADDRESS = 0x’08
Write burst cycle start address (WBSA) RAM ADDRESS = 0x’20
Each user-programmable machine has a machine mode register (MAMR and MBMR) that
defines the general attributes for operation. The PTA bits of the MAMR and the PTB bits of
the MBMR define the period for the periodic timers associated with UPMA and UPMB. If the
PTAE is asserted, the periodic timer of UPMA requests a transaction. If the PTBE is
asserted, the periodic timer of UPMB requests a transaction. When the periodic interrupt
timer request is serviced, the first location pointed to in the RAM array is fixed at RAM
ADDRESS = 0x’30. Figure 15-21 illustrates the hardware associated with the memory
periodic timer request generation. In general, the periodic timer is used for refresh cycle
operation.
Figure 15-21. Memory Periodic Timer Request Block Diagram
The software can request a special service from the user-programmable machine by writing
a valid command to the memory command register (MCR) and memory data register (MDR).
The commands allow the RAM to be read, written, or to start running a pattern in the RAM
from an arbitrary location. When a request is serviced, the RAM is read each clock cycle
from consecutive addresses until the LAST bit in a RAM word is found. The words read from
the RAM provide information about the value and timing of the external signals controlled by
the user-programmable machine and about specific strobes that control internal memory
controller resources.
When the WAEN bit in the RAM word read is set, the external UPWAIT signal is sampled
and synchronized by the memory controller. If it is asserted, the logical value of the external
signals are frozen to the value defined in the last RAM word accessed and the RAM address
increment is disabled until the UPWAIT signal is negated. This allows wait states to be
inserted as required by an external device through an external signal. A memory disable
timer (MDTA or MDTB) is associated with each user-programmable machine. This timer
counts down to zero starting at the value programmed in the DSA/DSB field of the
MAMR/MBMR. The one-shot timer trigger is controlled by the TODT in the RAM array.
When an access to a memory bank controlled by UPM
turned on, a new user-programmable machine access to this bank is held off until the timer
expires. In general, the disable timer is a simple way to assure that a RAS precharge is met.
x
has the memory disable timer
UPMA PERIODIC TIMER REQUEST
UPMB PERIODIC TIMER REQUEST
BRGCLK
DIVIDE BY PTA
PTP PRESCALING
DIVIDE BY PTB
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