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參數(shù)資料
| 型號： | XPC801ZP40 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 440/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP40 |
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Development Support
MOTOROLA
MPC801 USER’S MANUAL
18-29
18
18.3.3.1 THE DEVELOPMENT PORT PINS.
The following development port pin functions
are provided:
Development serial clock
Development serial data in
Development serial data out
Freeze
18.3.3.1.1 Development Serial Clock.
The DSCK pin is used to shift data into and out of
the development port shift register. At the same time, the new most-significant bit of the shift
register is presented to the DSDO pin. Future references to the DSCK pin imply the
internally synchronized value of the clock. The DSCK pin must be driven either high or low
at all times and is not allowed to float. With a resistor, a typical target environment would pull
this input low.
The clock can be implemented as a free-running or gated clock. The ready and start signals
control data shifting, so the clock does not need to be gated with the serial transmissions.
The DSCK pin is used at reset to enable debug mode either immediately following reset or
to enter debug mode during an event.
18.3.3.1.2 Development Serial Data In.
Data to be transferred into the development port
shift register is presented at the DSDI pin by external logic. When driven asynchronous with
the system clock, the data presented to the DSDI pin must be stable at setup time before
the rising edge of DSCK and at hold time after the rising edge of DSCK. When driven
synchronous to the system clock, the data must be stable on DSDI or a setup time before
system clock output (CLKOUT) rising edge and a hold time after the rising edge of CLKOUT.
The DSDI pin is also used at reset to control the overall chip configuration mode and
determine the development port clock mode. Refer to
Section 18.3.3.3 Development Port
Serial Communications
for more information.
18.3.3.1.3 Development Serial Data Out.
The debug mode logic shifts data out of the
development port shift register using the DSDO pin. All transitions on DSDO are
synchronous with DSCK or CLKOUT, depending on the clock mode. Data will be valid at
setup time before the rising edge of the clock and remains valid at hold time after the rising
edge of the clock. See Table 18-10 for details about DSDO data.
18.3.3.1.4 Freeze.
The freeze signal means that the processor is in debug mode and
normal processor execution of user code is frozen. Freeze state is indicated on the FRZ pin
and is generated synchronous to the system clock. This indication can be used to halt any
off-chip device while in debug mode and is a handshake between the debug tool and port.
In addition to the FRZ pin, the freeze state is indicated by the value b11 on the VFLS[0:1]
pins. The internal freeze status can also be monitored through status in the data shifted out
of the debug port.
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