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參數(shù)資料
| 型號： | XPC801ZP40 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 449/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP40 |
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Development Support
18-38
MPC801 USER’S MANUAL
MOTOROLA
18
All transmissions from the debug port on DSDO begin with a zero or ready bit. This indicates
that the core is trying to read an instruction or data from the port. The external development
tool waits until it sees DSDO go low before it begins sending the next transmission. The
control bit differentiates between instructions and data that allows the development port to
detect when an instruction was entered when the core was expecting data and vice versa.
If this occurs, a sequence error indication is shifted out in the next serial transmission. The
trap enable function allows the development port to transfer data to the trap enable control
register. The debug port command function allows the development tool to either negate
breakpoint requests, reset the processor, or activate or deactivate the fast download
procedure. The NOP function provides a null operation to use when there is data or a
response to be shifted out of the data register. The next appropriate instruction or command
will be determined by the value of the response or data shifted out.
The encoding of data shifted out of the development port shift register in debug mode is the
same as for trap enable mode, as shown in Table 18-10. The valid data encoding is used
when data has been transferred from the core to the development port shift register. This
results when an instruction to move the contents of a general-purpose register to the DPDR
occurs. The valid data encoding has the highest priority of all status outputs and will be
reported even if an interrupt occurs at the same time. Since it is not possible for a
sequencing error to occur that has valid data, there is no priority conflict with the sequencing
error status. Also, any interrupt that is recognized at the same time that there is valid data,
is not related to the execution of an instruction. Therefore, a valid data status will be output
and the interrupt status will be saved for the next transmission.
Table 18-11. Debug Instructions/Data Shifted Into the
Development Port Shift Register
START
MODE
CONTROL
INSTRUCTION / DATA (32 BITS)
FUNCTION
BITS 0–6
BITS 7–31
1
0
0
Core Instruction
Transfer Instruction to Core
1
0
1
Core Data
Transfer Data to Core
1
1
0
Trap Enable
Bits
Not Exist
Transfer Data to Trap Enable
Control Register
1
1
1
0011111
Not Exist
Negate Breakpoint Requests to Core
1
1
1
0
Not Exist
NOP
NOTE:
See Table 18-8 for details on trap enable bits.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XPC821ZP40 | Microprocessor |
| XPC823ZP25 | Microprocessor |
| XPC823ZP50 | Microprocessor |
| XPC8241LZP166 | Microprocessor |
| XPC8241LZP200 | Microprocessor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| XPC823CZT66B2 | 制造商:Freescale Semiconductor 功能描述: |
| XPC823CZT66B2T | 功能描述:IC MPU POWERQUICC 66MHZ 256-PBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:MPC8xx 標(biāo)準(zhǔn)包裝:1 系列:MPC85xx 處理器類型:32-位 MPC85xx PowerQUICC III 特點:- 速度:1.2GHz 電壓:1.1V 安裝類型:表面貼裝 封裝/外殼:783-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:783-FCPBGA（29x29） 包裝:托盤 |
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