參數(shù)資料
型號(hào)： XPC801ZP40
元件分類： 微處理器
英文描述： Microprocessor
中文描述： 微處理器
文件頁(yè)數(shù)： 550/605頁(yè)
文件大?。?/td> 2380K
代理商： XPC801ZP40
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Applications
MOTOROLA
MPC801 USER’S MANUAL
B-5
B
B.1.2 MPC801 MMU/Cache Example
B.1.2.1 BASIC MMU AND CACHE CONCEPT.
how to initialize the memory management unit (MMU) and cache. It provides configuration
and background information on the memory management unit and cache from a general
conceptual viewpoint.
This concept is a step-by-step example of
B.1.2.2 GENERAL CONCEPT.
for the best productivity. The MPC801 incorporates on-chip cache memory that consists of
two fully independent caches for improving overall performance. One cache is implemented
as a core instruction cache and is used to store instruction prefetch accesses from main
(system) memory. The second cache is implemented as a core data cache and stores data
prefetched from the data cache. The data cache can also be used as a temporary location
to store data, thus saving time by updating only the cache and not memory (writethrough
mode).
A basic review of cache and MMU concepts is necessary
Performance throughput is improved when instruction or data words required by a program
are available in the on-chip cache and the time required to access them from external
memory is eliminated. In the MPC801, having on-chip multiple bus masters result in reduced
external bus activity by the core, which in turn increases overall performance by increasing
the availability of the bus for use by other bus masters (SDMA) without degrading the
performance of the core. Notice that throughout the rest of this section that the term problem
mode refers to what is known as user mode in 68K terms.
B.1.2.2.1 Instruction Cache.
beginning of a cycle the instruction is read by the core from main memory and then stored
in cache for the next access by the core. However, the core can never directly alter the
content of an instruction cache. Since an instruction cache can only be accessed by the
core, you must assure that other bus masters never alter the contents of memory that is
defined as cacheable. This can be done by using the IMMU. During normal operation, the
following sequence of operations must be performed before enabling the instruction cache.
An instruction cache is a unidirectional cache. At the
1. The cache must be unlocked in all locations by writing 101 (bin) to the CMD field of the
IC_CST register.
2. All cache locations must be invalidated by writing 101 (bin) to the CMD field of the
IC_CST register. This reset sequence guarantees that the instruction cache has no
garbage data marked as valid before it is turned on.
3. Define cacheable and noncacheable regions of main memory by appropriately
initializing the memory management unit before enabling the instruction cache.
Only after performing this sequence should you turn the instruction cache on by writing 001
(bin) to the CMD field of the IC_CST register.
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XPC823CZT66B2T 功能描述:IC MPU POWERQUICC 66MHZ 256-PBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:MPC8xx 標(biāo)準(zhǔn)包裝:1 系列:MPC85xx 處理器類型:32-位 MPC85xx PowerQUICC III 特點(diǎn):- 速度:1.2GHz 電壓:1.1V 安裝類型:表面貼裝 封裝/外殼:783-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:783-FCPBGA（29x29） 包裝:托盤
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