參數(shù)資料
型號(hào)： XPC801ZP40
元件分類： 微處理器
英文描述： Microprocessor
中文描述： 微處理器
文件頁(yè)數(shù)： 217/605頁(yè)
文件大小： 2380K
代理商： XPC801ZP40
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System Interface Unit
12-10
MPC801 USER’S MANUAL
MOTOROLA
12
12.4 THE BUS MONITOR
The bus monitor ensures that each bus cycle is terminated within a reasonable period of
time. The MPC801 system interface unit provides a bus monitor option that monitors internal
and external bus accesses on the external bus. The monitor counts from transfer start to
transfer acknowledge and from transfer acknowledge to transfer acknowledge within bursts.
If the monitor times out, a TEA signal is internally asserted. The programmability of the
timeout allows for a variation in system peripheral response time. The timing mechanism is
clocked by the system clock divided by eight. The maximum value can be 2,040 system
clocks. The bus monitor will always be active when freeze is asserted or when a debug
mode request is pending, regardless of the state of the BMT enable bit.
12.5 THE POWERPC DECREMENTER
The 32-bit PowerPC decrementing counter (DEC) provides a decrementer interrupt. This
binary counter is clocked by the same frequency as the timebase. In the MPC801, the
decrementer is clocked by the tmbclk clock.
The state of the decrementer is not affected by HRESET and SRESET and, therefore,
should be initialized by the software. The decrementer runs continuously after power-up. It
continues counting while HRESET and SRESET are asserted and it is implemented with the
following requirements in mind. The decrementer interrupt is also sent to the power-down
wake-up logic, thus allowing a pin to be toggled while the rest of the MPC801 is not running.
The operation of the timebase and decrementer are coherent, which means the
counters are driven by the same fundamental timebase.
The decrementer remains unaffected when it is loading or unloading.
When storing to the decrementer, the value in the decrementer is replaced with the
value in the general-purpose register.
When Bit 0 (the most-significant bit) of the decrementer changes from 0 to 1, an
interrupt request is signaled. If multiple decrementer interrupt requests are received
before the first one is reported, only one interrupt is reported.
If the decrementer is altered by the software and the content of Bit 0 is changed from
0 to 1, an interrupt request is signaled.
A decrementer exception causes a pending decrementer interrupt request in the core. When
the decrementer interrupt is taken, the request is automatically cleared. The following chart
shows some of the periods available for the decrementer, assuming a 4MHz crystal.
Tdec
32
Ftmbclk
(
)
---------2
=
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