參數(shù)資料
型號： XPC801ZP40
元件分類： 微處理器
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 452/605頁
文件大小： 2380K
代理商： XPC801ZP40
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Development Support
MOTOROLA
MPC801 USER’S MANUAL
18-41
18
18.4.1 Freeze Indication
The internal freeze signal is connected to all relevant internal modules that can be
programmed to stop all operations when the freeze signal is asserted. So that a software
monitor debugger can signal when the debug software has executed, the internal freeze
signal must be asserted or negated when debug mode is disabled. The FRZ signal indicates
to the external world when the freeze signal is asserted or negated. The ICR and DER
signals control whether or not the freeze signal is asserted or negated while it is in debug
mode disable, as illustrated in Figure 18-6.
To assert the freeze signal, the software must program the relevant bits in the DER, but to
negate it, the software must read the ICR to clear it and perform an
rfi
instruction. If the ICR
is not cleared before the
rfi
instruction is performed, the freeze signal is not negated and it
can nest inside a software monitor debugger without affecting the value of the freeze line,
(although
rfi
may be performed a few times). Only before the last
rfi
instruction does the
software need to clear the ICR. This process enables the software to accurately control the
when the freeze line is asserted or negated.
18.5 PROGRAMMING THE DEVELOPMENT SUPPORT REGISTERS
These registers reside in the control register space and can be accessed using the
mtspr
and
mfspr
instructions. The addresses of these registers are in Table 6-9.
18.5.1 Protecting the Development Port Registers
The development support registers are protected according to the standards in the following
table. Take note of the ICR and DPDR registers’ special behavior.
Table 18-12. Development Support Register Protection
OPERATION
MSR
PR
DEBUG MODE
ENABLE
IN DEBUG
MODE
RESULT
Read Register
0
0
X
A read is performed and when reading ICR, it is also cleared.
0
1
0
A read is performed and when reading ICR, it is not cleared.
0
1
1
A read is performed and when reading ICR, it is also cleared.
1
X
X
A read is not performed, a program interrupt is generated, and
when reading ICR, it is not cleared.
Write Register
0
0
X
A write is performed, a write to ICR is ignored, and a
write to DPDR is ignored.
0
1
0
A write is ignored.
0
1
1
A write is performed and a write to ICR is ignored.
1
X
X
A write is not
performed, but a program interrupt is generated.
NOTE:
Ignored means the register is not modified and no interrupt is generated.
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PDF描述
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