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參數(shù)資料
| 型號： | XPC801ZP40 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 35/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP40 |
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Introduction
1-6
MPC801 USER’S MANUAL
MOTOROLA
1
1.2.2 The System Interface Unit
The system interface unit (SIU) on the MPC801 integrates general-purpose features useful
in almost any 32-bit processor system, thus enhancing the performance provided by the
system integration module on the MC68360 QUICC device. Multiple bus port sizes are
supported and bus sizing allows 8-, 16-, and 32-bit peripherals and memory to exist in the
32-bit system bus mode. Data parity is supported using 4-bit data parity and the parity type
can be odd or even. The system interface unit also contains power management functions,
reset control, decrementer, timebase, and real-time clock.
The memory controller manages memories with a nonmultiplexed address bus using the
SRAM interface. Using the DRAM interface, the memory controller also manages memories
with a multiplexed address bus (DRAM, SRDRAM, and EDO). Both submodules support
glueless interface to 8-, 16-, and 32-bit wide memories. The memory controller supports up
to eight memory banks and can use address type matching to qualify the memory bank
accesses. Each bank can use either the SRAM or DRAM interface. The memory controller
provides four byte enable signals, one output enable signal, and one boot chip-select
available at reset.
The SRAM interface provides block sizes that vary between 32K to 64M. Each bank of
memory has 0 to 30 wait states (zero wait state means a two-clock access to external
SRAM). The DRAM interface supports 256K, 512K, 1M, 2M, 4M, 8M, 16M, 32M, or 64M
memory bank depths for all port sizes. The memory depth can be defined as 64K and 128K
for 8-bit memory or 128M and 256M for 32-bit memory. The DRAM controller supports page
mode access for successive transfers within bursts.
The MPC801 supports a glueless interface to one bank of DRAM, but external buffers are
required for additional memory banks. The refresh unit provides CAS before RAS, a
programmable refresh timer, disable refresh mode, and stacking for seven refresh cycles.
The DRAM interface uses a programmable state machine to support most memory
interfaces.
1.2.3 The UART Controller
Each communication channel has a full-duplex universal asynchronous receiver/transmitter
(UART). The operating frequency for each receiver and transmitter can be selected
independently from the baud rate generator, counter/timer, or external clock. The transmitter
accepts parallel data from the core, converts it to a serial bitstream, inserts the appropriate
START, STOP, or optional PARITY bits, and then outputs a composite serial stream of data
on the TxD output pin. The receiver accepts the serial data on the RxD pin, converts it to
parallel format, checks for a START bit, STOP bit, PARITY bit (if any), or break condition,
and transfers an assembled character to the core during read operations.
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PDF描述 |
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