參數(shù)資料
型號： XPC801ZP40
元件分類： 微處理器
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 229/605頁
文件大?。?/td> 2380K
代理商： XPC801ZP40
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System Interface Unit
12-22
MPC801 USER’S MANUAL
MOTOROLA
12
Bits 25–27—Reserved
These bits are reserved and should be set to 0.
SWF—Software Watchdog Freeze
If this bit is asserted (1), the software watchdog timer stops when freeze indicator is asserted
(debug mode). Otherwise, it is free running.
SWE—Software Watchdog Enable
This bit enables the software watchdog timer. To disable the software watchdog timer, it
should be cleared by the software after a system reset.
SWRI—Software Watchdog Reset/Interrupt Select
When this bit is cleared, the software watchdog timer causes a nonmaskable interrupt to the
core. When it is set, the software watchdog timer causes a system reset.
SWP—Software Watchdog Prescale
This bit controls the divide-by-2,048 software watchdog timer prescaler. If it is cleared, the
software watchdog timer is not prescaled and if it is set, the software watchdog timer clock
is prescaled.
12.12.1.4 SOFTWARE SERVICE REGISTER.
The software service register (SWSR) is
the location the software watchdog timer servicing sequence writes to. To prevent a
software watchdog timer timeout, a write of $556C followed by $AA93 should be written to
this register. The SWSR can be written at any time, but returns all zeros when read.
12.12.1.5 TRANSFER ERROR STATUS REGISTER.
The transfer error status register
(TESR) contains a bit for each exception source generated by a transfer error. A bit set to
logic 1 indicates what type of transfer error exception occurred since the last time the bits
were cleared by reset or by the normal software status bit clearing mechanism. Canceled
speculative accesses that do not cause an interrupt allow these bits to be set. The register
has two identical sets of bit fields–one is associated with instruction transfers and the other
with data transfers.
Bits 0–17 and 24–25—Reserved
These bits are reserved and should be set to 0.
TESR
BIT
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
FIELD
RESERVED
RESET
0
BIT
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
FIELD
RESERVED
IEXT
IBM
IPB0
IPB1
IPB2
IPB3
RESERVED
DEXT
DBM
DPB0
DPB1
DPB2
DPB3
RESET
0
0
0
0
0
0
0
0
0
0
0
0
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PDF描述
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XPC823CZT66B2T 功能描述:IC MPU POWERQUICC 66MHZ 256-PBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:MPC8xx 標(biāo)準(zhǔn)包裝:1 系列:MPC85xx 處理器類型:32-位 MPC85xx PowerQUICC III 特點(diǎn):- 速度:1.2GHz 電壓:1.1V 安裝類型:表面貼裝 封裝/外殼:783-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:783-FCPBGA（29x29） 包裝:托盤
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