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參數(shù)資料
| 型號： | XPC801ZP40 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 42/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP40 |
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External Signals
MOTOROLA
MPC801 USER’S MANUAL
2-5
2
CS[0:7]
See Table 2-2
for pin
breakout
Chip Select
addresses if they are appropriately defined in the memory controller. CS0 can be configured to be the
global chip-select for the boot device.
0–7—These output signals enable peripheral or memory devices at programmed
WE0
BS_AB0
C9
Write Enable 0
the GPCM in the memory controller is initiated by the MPC801. WE0 is asserted if the data lane D[0:7]
contains valid data to be stored by the slave device.
Byte Select 0 on UPMA or UPMB
—This output signal is asserted as required by the UPMA or UPMB
in the memory controller whenever you program it. In a read or write transfer, the signal is only asserted
if the data lane D[0:7] contains valid data.
—This output signal is asserted when a write access to an external slave controlled by
WE1
BS_AB1
A10
Write Enable 1
external slave controlled by the GPCM in the memory controller. WE1 is asserted if the data lane
D[8:15] contains valid data to be stored by the slave device.
Byte Select 1 on UPMA or UPMB
—This output signal is asserted as required by the UPMA or UPMB
in the memory controller whenever you program it. In a read or write transfer, the signal is only asserted
if the data lane D[8:15] contains valid data.
—This output signal is asserted when the MPC801 initiates a write access to an
WE2
BS_AB2
A9
Write Enable 2
external slave controlled by the GPCM in the memory controller. WE2 is asserted if the data lane
D[16:23] contains valid data to be stored by the slave device.
Byte Select 2 on UPMA or UPMB
—This output signal is asserted as required by the UPMA or UPMB
in the memory controller whenever you program it. In a read or write transfer, the signal is only asserted
if the data lane D[16:23] contains valid data.
—This output signal is asserted when the MPC801 initiates a write access to an
WE3
BS_B3
C8
Write Enable 3
external slave controlled by the GPCM in the memory controller. WE3 is asserted if the data lane
D[24:31] contains valid data to be stored by the slave device.
Byte Select 3 on UPMA or UPMB
—This output signal is asserted as required by the UPMA or UPMB
in the memory controller whenever you program it. In a read or write transfer, the signal is only asserted
if the data lane D[24:31] contains valid data.
—This output signal is asserted when the MPC801 initiates a write access to an
GPLA0
GPLB0
B8
General-Purpose Line 0 on UPMA
memory controller when an external transfer to a slave is controlled by the user programmable machine
A (UPMA).
General-Purpose Line 0 on UPMB
—This output signal reflects the value specified in the UPMB in the
memory controller when an external transfer to a slave is controlled by the user programmable machine
B (UPMB).
—This output signal reflects the value specified in the UPMA in the
OE
GPLA1
GPLB1
A7
Output Enable
slave controlled by the GPCM in the memory controller.
General-Purpose Line 1on UPMA
memory controller when an external transfer to a slave is controlled by the user programmable machine
A (UPMA).
General-Purpose Line 1 on UPMB
—This output signal reflects the value specified in the UPMB in the
memory controller when an external transfer to a slave is controlled by the user programmable machine
B (UPMB).
—This output signal is asserted when the MPC801 initiates a read access to an external
—This output signal reflects the value specified in the UPMA in the
GPLA[2:3]
GPLB[2:3]
CS[2:3]
B7 and C7
General-Purpose Lines 2 and 3 on UPMA
UPMA in the memory controller when an external transfer to a slave is controlled by the user
programmable machine A (UPMA).
General-Purpose Lines 2 and 3 on UPMB
—These output signals reflect the value specified in the
UPMB in the memory controller when an external transfer to a slave is controlled by the user
programmable machine B (UPMB).
Chip Select 2 and 3
—These output signals enable peripheral or memory devices at programmed
addresses if they are appropriately defined in the memory controller. The double drive capability for
CS2 and CS3 is independently defined for each signal in the SIUMCR.
—These output signals reflect the value specified in the
Table 2-1. Signal Descriptions (Continued)
PIN NAME
PIN NUMBER
DESCRIPTION
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XPC821ZP40 | Microprocessor |
| XPC823ZP25 | Microprocessor |
| XPC823ZP50 | Microprocessor |
| XPC8241LZP166 | Microprocessor |
| XPC8241LZP200 | Microprocessor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XPC821ZP40 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| XPC823CVR66B2T | 功能描述:IC MPU POWERQUICC 66MHZ 256-PBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:MPC8xx 標(biāo)準(zhǔn)包裝:2 系列:MPC8xx 處理器類型:32-位 MPC8xx PowerQUICC 特點(diǎn):- 速度:133MHz 電壓:3.3V 安裝類型:表面貼裝 封裝/外殼:357-BBGA 供應(yīng)商設(shè)備封裝:357-PBGA（25x25） 包裝:托盤 |
| XPC823CZC66A | 制造商:Freescale Semiconductor 功能描述: |
| XPC823CZT66B2 | 制造商:Freescale Semiconductor 功能描述: |
| XPC823CZT66B2T | 功能描述:IC MPU POWERQUICC 66MHZ 256-PBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:MPC8xx 標(biāo)準(zhǔn)包裝:1 系列:MPC85xx 處理器類型:32-位 MPC85xx PowerQUICC III 特點(diǎn):- 速度:1.2GHz 電壓:1.1V 安裝類型:表面貼裝 封裝/外殼:783-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:783-FCPBGA（29x29） 包裝:托盤 |
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