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參數(shù)資料
| 型號： | XPC801ZP40 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 34/605頁 |
| 文件大小： | 2380K |
| 代理商： | XPC801ZP40 |
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Introduction
MOTOROLA
MPC801 USER’S MANUAL
1-5
1
1.2.1 The Embedded PowerPC Core
The embedded PowerPC core complies with the specifications discussed in the
Family: The Programming Environment (MPCFPE/D)
Motorola. The core has a fully static design that consists of two functional blocks—the
integer block and load/store block. It executes all integer and load/store operations directly
on the hardware. The core supports integer operations on a 32-bit internal data path with
32-bit arithmetic hardware. The interface to the internal and external buses is 32 bits.
PowerPC
manual that is available from
The core uses a 2-instruction load/store queue, a 4-instruction prefetch queue, and a
6-instruction history buffer. It does branch folding and prediction with conditional prefetch,
but does not support conditional execution. The core can operate on 32-bit external
operands with one bus cycle. The PowerPC integer block supports 32
general-purpose registers and it can execute one integer instruction per clock cycle.
×
32-bit fixed-point
The embedded PowerPC core is integrated with the memory management unit as well with
the instruction and data caches. Each memory management unit (MMU) provides an
8-entry, fully associative instruction and data TLB, with 4K, 16K, 512K, and 8M page sizes.
It supports 16 virtual address spaces with 16 protection groups. Three special registers are
available as scratch registers to support software tablewalk and update.
The instruction cache is 2K, two way, set associative with physical addressing. It allows
single-cycle access on hit with no added latency for miss. It has four words per line
supporting burst line fill using least recently used replacement. The cache can be locked on
a per line basis for application critical routines. The cache inhibit mode can be programmed
on a per MMU page basis.
The data cache is 1K, two way, set associative with physical addressing. It allows
single-cycle access on hit with one added clock latency for miss. It has four words per line,
supporting burst line fill using LRU replacement. The cache can be locked on a per line basis
for application critical data. The data cache can be programmed to support copyback or
writethrough via the memory management unit. The cache inhibit mode can be programmed
on a per MMU page basis. The PowerPC core, together with its instruction and data caches,
delivers approximately 52 MIPS at 40MHz using Dhrystone 2.1.
The core contains a debug interface that provides superior debug capabilities without
causing any degradation in the speed of operation. This interface supports six watchpoint
pins that are used to detect software events. Internally, it has eight comparators, four of
which operate on the effective address of the address bus. The remaining four comparators
are split—two comparators operate on the effective address of the data address bus and
two operate on the data bus. The core can compare using the =,
generate watchpoints. Then each watchpoint can generate a breakpoint that can be
programmed to trigger after a certain number of events.
≠
, <, and > conditions to
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