參數(shù)資料
型號： XPC801ZP40
元件分類： 微處理器
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 419/605頁
文件大小： 2380K
代理商： XPC801ZP40
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Development Support
18-8
MPC801 USER’S MANUAL
MOTOROLA
18
18.1.2 Controlling the Instruction Fetch Show Cycle
Instruction fetch show cycles are controlled by the bits in the ICTRL register and the state
of the VSYNC signal. The following table defines the level of fetch show cycles generated
by the core. For information on the fetch show cycle control bits, see Table 18-3.
A cycle marked with the program trace cycle attribute is generated for any change in the
VSYNC state.
18.2 WATCHPOINT AND BREAKPOINT GENERATION
When they are detected, watchpoints are reported to the external world (on dedicated pins),
but do not change the timing and flow of the machine. When breakpoints are detected, they
force the machine to branch to the appropriate exception handler. The core supports
watchpoints that are generated inside the core as well as breakpoints that are generated
inside and outside the core.
Internal watchpoints are generated when a user-programmable set of conditions are met.
Internal breakpoints can be programmed to be generated either when one of the internal
watchpoints is asserted or after an internal watchpoint is asserted for user-programmable
times. Programming a certain internal watchpoint to generate an internal breakpoint can be
done either in the software, by setting the corresponding software trap enable bit, or
on-the-fly using the serial interface of the development port to set the corresponding trap
enable bit. External breakpoints can be generated by any of the system peripherals,
including those found on or outside the MPC801 or those found by an external development
system. Peripherals on the external bus use the serial interface of the development port to
assert an external breakpoint.
Table 18-3. Fetch Show Cycle Control
VSYNC
ISCTL (29:31)
INSTRUCTION
FETCH SHOW CYCLE
CONTROL BITS
SHOW CYCLES GENERATED
X
000
All Fetch Cycles
X
X01
All Change of Flow
(Direct and Indirect)
X
X10
All Indirect Change of Flow
0
X11
No Show Cycles Are Performed
1
X11
All Indirect Change of Flow
NOTE:
When ICTRL(29:31) is set to 010 or 110, the STS functionality of the OP2/MODCK1/STS pin must
be enabled by writing 10 or 11 to the DBGC field of the SIUMCR. The address on the external bus
should only be sampled when STS is asserted.
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