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參數(shù)資料
| 型號： | XPC801ZP40 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 294/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP40 |
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Memory Controller
MOTOROLA
MPC801 USER’S MANUAL
15-7
15
15.2.1.1 8-, 16-, AND 32-BIT PORT SIZE CONFIGURATION .
supports multiple port sizes. Predefined 8-bit ports can be accessed as odd or even bytes,
predefined 16-bit ports can be accessed as odd or even bytes and even half-words on data
bus bits 0 through 15. Predefined 32-bit ports can be accessed as odd bytes, even bytes,
odd half-words, even half-words, or words on word boundaries. The port size is specified by
the PS bits in the base register.
The memory controller
15.2.1.2 WRITE-PROTECT CONFIGURATION .
write access to a certain address range. Any attempt to write to this area results in the
WPER bit being set in the MSTAT register.
The WP bit of the base register restricts
15.2.1.3 ADDRESS AND ADDRESS SPACE CHECKING .
written to the base register. The address mask bits for that address are written to the option
register. The address type access value, if preferred, is written to the AT bits in the base
register. The ATM bits in the option register can be used to mask this selection. If address
type checking is not preferred, the ATM bits should be programmed to zero. Each time an
external bus cycle access is requested, the address and its corresponding address type is
compared with each one of the banks. If a match is found on one of the memory controller
banks, the attributes defined for that bank in the base and option registers are used to
control the memory access. If a match is found in more than one bank, the lowest number
bank matched handles the memory access.
The defined base address is
NOTE
When external masters access slaves on the bus, the internal
AT[0:2] signals to the memory controller are forced to ‘100’.
15.2.1.4 PARITY GENERATION AND CHECKING .
It is generated and checked on a per-byte basis using the PRTY[0:3] signals for the bank if
the PARE bit is set in the base register. The OPAR bit determines the type of parity—odd or
even. Any parity error results in the assertion and interrupt generation of the associated
PER
x
bit in the MSTAT register. Refer to
Section 12.12.1.5 Transfer Error Status
Register
for details.
Parity can be configured for any bank.
15.2.1.5 TRANSFER ERROR ACKNOWLEDGE GENERATION .
indication signal is asserted by the memory controller when a parity error occurs or by the
bus monitor of the system interface unit as the result of a write-protect violation.
An internal transfer error
15.2.2 The General-Purpose Chip-Select Machine
The general-purpose chip-select machine (GPCM) allows a glueless and flexible interface
between the MPC801 and SRAM, EPROM, FEPROM, ROM devices, and external
peripherals. If the MS bits in the BR
x
of the selected bank select the general-purpose
chip-select machine, the attributes for the memory cycle initiated are taken from the OR
register. These attributes include the CSNT, ACS, SCY, TRLX, EHTR, and SETA fields.
x
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