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參數(shù)資料
| 型號： | XPC801ZP40 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 435/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP40 |
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Development Support
18-24
MPC801 USER’S MANUAL
MOTOROLA
18
18.3.2.1 DEBUG MODE ENABLE VS. DEBUG MODE DISABLE.
For protection
purposes, there are two possible working modes—debug mode enable and debug mode
disable. These modes are selected once at reset. Debug mode is enabled by asserting the
DSCK pin during reset and the state of this pin is sampled three clocks before SRESET is
negated. If the DSCK pin is sampled negated, debug mode is disabled until the subsequent
reset that occurs when the DSCK pin is asserted. When debug mode is disabled, the internal
watchpoint/breakpoint hardware is still operational and can be used by a software monitor
program for debugging purposes. A timing diagram for the enabling debug mode is
illustrated in Figure 18-7.
NOTE
Since SRESET negation time is dependent on an external
pull-up resistor, any reference to SRESET negation time refers
to the time the MPC801 releases SRESET. If the rise time of
SRESET is long because of a large resistor, the setup time for
the debug port signals should be adjusted accordingly.
When debug mode is disabled, all development support registers are accessible when
MSR
PR
=0 and can be used by the monitor debugger software. However, the processor
never enters debug mode and the ICR and DER are only used to assert and negate the
freeze signal. For more information on the software monitor debugger, refer to
Section 18.4
The Software Monitor Debugger
. Only when the core is in debug mode are all
development support registers accessible. Therefore, the development system has full
control of the core’s development support features. For more information, see Table 18-12.
18.3.2.2 ENTERING DEBUG MODE.
Debug mode entry can be the result of a number of
events. All events have a programmable enable bit so you can selectively decide that the
cause of debug mode entry as well as the events that require regular interrupt handling.
Entering debug mode is possible immediately out of reset, thus allowing a system to be
debugged without ROM. This occurs by specially programming the development port during
reset. If the DSCK pin is asserted throughout SRESET assertion and then past SRESET
negation, the processor will take a breakpoint exception and go directly to debug mode
instead of fetching the reset vector.
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