參數(shù)資料
型號： GT-96100A
廠商： Galileo Technology Services, LLC
英文描述： Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器)
中文描述： 先進的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器）
文件頁數(shù)： 118/549頁
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代理商： GT-96100A
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GT-96100A Advanced Communication Controller
204
Revision 1.0
8.5.2
Outbound Messages
There are two Outbound Message registers (OMRs).
When an OMR is written from the CPU side, a maskable interrupt request is generated in the Outbound Interrupt
Status register (OISR). If this request is unmasked, an interrupt request is issued to the PCI_0 unit. The interrupt
is cleared when an external PCI agent writes a value of 1 to the Outbound Message Interrupt bit in the OISR. The
interrupt may be masked through the mask bits in the Outbound Interrupt Mask register.
8.6
Doorbell Registers
The GT-96100A uses the doorbell registers to request interrupts on the PCI and CPU buses. There are two types
of doorbell registers:
Inbound doorbells are set by an external PCI bus agent to request interrupt service from the MIPS CPU
Outbound doorbells are set by the GT-96100A’s local CPU and to request an interrupt on PCI
8.6.1
Outbound Doorbells
The local MIPS processor generates an interrupt request to the PCI bus by setting bits in the Outbound Doorbell
register (ODR). The interrupt may be masked in the OIMR register, however masking the interrupt does not pre-
vent the corresponding bit from being set in the ODR.
External PCI agents clear the interrupt by setting bits in the ODR to 1 through a write.
8.6.2
Inbound Doorbells
The PCI bus can generate an interrupt request to the local MIPS processor by setting bits in the Inbound Doorbell
register (IDR). The interrupt may be masked in the IIMR register, however masking the interrupt does not pre-
vent the corresponding bit from being set in the IDR.
The CPU clears the interrupt by setting bits in the IDR (writing a 1).
8.7
Circular Queues
The circular queues form the heart of the I2O message passing mechanism, and are also the most powerful part of
the MU built into the GT-96100A. There are four circular queues in the MU: two inbound and two outbound.
8.7.1
Inbound Message Queues
There are two inbound message queues:
The Inbound Posts queue is for messages from other PCI agents for the MIPS CPU to process
The Inbound Free queue is for messages from MIPS CPU to PCI agent in response to an incoming mes-
sage.
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