- 您現(xiàn)在的位置：買賣IC網 > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網、快速以太網、HDLC）控制器) PDF資料下載
參數資料
| 型號： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網、快速以太網、HDLC）控制器) |
| 中文描述： | 先進的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網，快速以太網，和HDLC（通信協(xié)議的高級通信協(xié)議（以太網，快速以太網，HDLC的）控制器） |
| 文件頁數： | 145/549頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
Revision 1.0
229
latched using ALE. The external logic will have to form the address to the device (if needed) and correct write
signals to the device if the device is the destination.
The fly-by cycle is totally compliant with the SDRAM waveforms and the device has to keep up with its speed.
NOTE: The “device parameter register” is ignored during flyby transaction.
9.7.5.2
How to program the GT-96100A for Fly-By
The DMA control register has two bits for Fly-by indications:
9.7.5.3
Design Considerations
1. Device (FIFOs, FPGA) must be fast enough to maintain read/write at SDRAM burst speed.
2. For RAS to CAS setting of 3 DMAReq* must be deasserted within 3 TClk cycles following CSTiming*
assertion.
3. For RAS to CAS setting of 2 DMAReq* must be deasserted within 2 TClk cycles following CSTiming*
assertion.
9.7.5.4
Determining CS during Fly-By
Bits [29:26,22] in the DeviceX (Bank0, Bank1, Bank2, Bank3 and Boot) parameter registers are used to deter-
mine which CS (Chip Select) are activated during FlyBy.
DMA channel 0 uses bits [29:26,22] of Bank0 parameter register.
DMA channel 1 uses bits [29:26,22] of Bank1.
DMA channel 2 uses bits [29:26,22] of Bank2
DMA channel 3 uses bits [29:26,22] of Bank3.
The interpretation of bits [29:26,22] is as follows:
Bit 22 Low - BootCS* are the active CS.
Bit 26 Low - CS0* are the active CS.
Bit 27 Low - CS1* are the active CS.
Bit 28 Low - CS2* are the active CS.
Bit 29 Low - CS3* are the active CS.
NOTE: As a consequence of the nature of this mechanism, only one bit within bits [29:26,22] should be Low.
By default, bit 26 is low. This means CS0 is the active CS unless otherwise programmed.
Table 242: Fly-By Bits
Bit
Description
FlyByEn
DMA accesses are Fly-by, i.e., the data does not enter the internal FIFO.
FlyByDir
Determines if the device is the source or the destination. This bit affects the DevRdWr*
towards the device.
NOTE: The SDRAM address must be written to the source register of the DMA channel,
regardless of whether the SDRAM is the source or the destination.
相關PDF資料 |
PDF描述 |
|---|---|
| GT5-2/1S-HU | RECTANGULAR CONNECTOR |
| GT5-1S-HU(A) | RECTANGULAR CONNECTOR |
| GT5-1S-HU(B) | RECTANGULAR CONNECTOR |
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相關代理商/技術參數 |
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