- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進(jìn)的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁數(shù)： | 137/549頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
Revision 1.0
221
9.2
DMA Channel Control Register (0x840 - 0x84c)
Each DMA channel has its own unique control register where certain DMA modes can be programmed. Table
236 provides the bit descriptions for each field in the control register and describes the functionality of the DMA
Control Register in certain modes. See Table 264 for further information.
Table 236: DMA Channel Control Register (0x840 - 0x84c)
F unction
Description
FlyByEn bit
FlyByEn determines whether or not a DMA transfer uses an internal DMA FIFO to
host the data from the source, prior to transferring it to the destination.
The SDRAM address must always be programmed in the Source Address register
when performing a fly-by DMA whether the DMA source or destination is the
SDRAM.
R/W bit
This bit is meaningful only in Fly-By mode, FlyByEn bit set to 1.
R/W indicates whether the DMA transaction with the SDRAM is a read or write.
SrcDir, bits[3:2]
The SrcDir field contains information about how the source address for the DMA
transfer is handled.
DestDir, bits[5:4]
The DestDir field contains information about how the destination address for the
DMA transfer is handled.
DatTransLim, bits[8:6]
The DatTransLim field contains the burst limit of each data transfer. The burst limit
can vary from one to 64 bytes in module-2 steps (i.e. 1, 2, 4, 8,..., 64).
ChainMod, bit 9
ChainMod determines whether this channel is set in chained mode or not.
In chained mode, the channel record’s parameters for the current transac-
tion (Byte Count, Source, Destination, and Next Record Pointer) must be
initialized in SDRAM/Device memory space or PCI devices. The address
of the first record must be initialized by writing it to the channel’s Next
Record Pointer register.
In non-chained mode the Byte Count, Source, and Destination Registers must be
initialized prior to enabling the channel.
IntMode, bit 10
IntMode controls when this channel asserts the DMAComp (DMA Complete) Inter-
rupt.
If chained mode is disabled, the setting of IntMode is irrelevant and DMAComp
Interrupt will be asserted every time the Byte Count reaches 0.
TransMod, bit 11
TransMod indicates whether the channel is set to operate in demand mode or
block mode.
ChanEn, bit 12
ChanEn enables or disables the DMA channel.
The DMA channel is enabled or disabled via ChanEn if the channel is in Demand
or Block Mode.
FetNexRec, bit 13
FetNexRec is a field which is significant only when chained mode is enabled for the
channel.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| GT5-2/1S-HU | RECTANGULAR CONNECTOR |
| GT5-1S-HU(A) | RECTANGULAR CONNECTOR |
| GT5-1S-HU(B) | RECTANGULAR CONNECTOR |
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| GT5-4S-HU | RECTANGULAR CONNECTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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