- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁數(shù)： | 58/549頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
150
Revision 1.0
6.6
Register Information
Table 124 describes the registers used to implement parity and ECC in the GT-96100A.
Table 124: Registers for Implementing Parity and ECC
Regist er
O ffset
Description
CPU Error
Address
0x70
Holds the lower 32 bits of the address during a parity error on SysADC (CPU
write).
0x78
Holds the upper 5 bits of the CPU address during a parity error on SysADC
(CPU write).
CPU Error
Data
0x128
Holds the lower 32 bits of the data during a parity error on SysADC (CPU write).
0x130
Holds the upper 32 bits of the data during a parity error on SysADC (CPU write).
CPU Error
Parity
0x138
Holds the SysADC lines when parity error is detected (CPU write).
ECC Error
Address
0x490
Bits [31:2] holds the 30 MSB of the address to the SDRAM when an
ECC error is detected (CPU/PCI/DMA read from SDRAM).
Bit [1], if active, indicates that two or more ECC errors are detected.
Bit [0] - If active, indicates that a single bit ECC error is detected.
ECC Error
Data
0x480
Holds the upper 32 bits of the data when an error is detected (CPU/PCI/DMA
read from SDRAM).
0x484
Holds the lower 32 bits of the data when an error is detected (CPU/PCI/DMA
read from SDRAM).
ECC from
Memory
0x488
Holds the ECC read from memory when an error is detected.
ECC Calcula-
tion
0x48C
Holds the value calculated by the GT-96100A as correct ECC. This value may be
helpful during debug.
Force bad
PAR on PCI
read bad ECC
from SDRAM
0xc00,
bit 26
0 - Par always drives matching value (Default).
1 - Par will drive wrong value if ECC error detected.
0xc80,
bit 26
Force SDRAM
ECC error on
CPU writes
with bad parity
0x448,
bit 17
0 - SDRAM interface unit writes two ECC errors to the SDRAM (Default).
1 - ECC will always be written correctly to the SDRAM.
Interrupt for 1
or 2 ECC
errors
0x448,
bit 18
0 - Interrupt only if two ECC errors are detected (Default).
1 - Interrupt when one or two ECC errors are detected.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| GT5-2/1S-HU | RECTANGULAR CONNECTOR |
| GT5-1S-HU(A) | RECTANGULAR CONNECTOR |
| GT5-1S-HU(B) | RECTANGULAR CONNECTOR |
| GT5-2S-HU | RECTANGULAR CONNECTOR |
| GT5-4S-HU | RECTANGULAR CONNECTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| GT96100AB3-BBF-C000 | 制造商:Marvell 功能描述:Marvell GT96100AB3-BBF-C000 |
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| GT96103AB3-BBF-C083 | 制造商:Marvell 功能描述: 制造商:Marvell 功能描述:Marvell GT96103AB3-BBF-C083 |
| GT96122-A2-BBF1C000 | 制造商:Marvell 功能描述:Marvell GT96122-A2-BBF1C000 |
| GT96122-Ax-BBF-C000 | 制造商:Marvell 功能描述:64-BIT MIPS COMMUNICATION CONTROLLER & INTEGRATED NETGX COPR - Trays |
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