- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁數(shù)： | 201/549頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
28
Revision 1.0
TRdy0*
I/O
PCI_0 Target
Ready
Asserted to indicate the target agent’s ability to complete the
current data phase of the transaction. A data phase is com-
pleted on any clock when both TRdy0* and IRdy0* are
asserted. Wait cycles are inserted until TRdy0* and IRdy0* are
asserted together.
Stop0*
I/O
PCI_0 Stop
Asserted to indicate that current target is requesting the bus
master to stop the current transaction.
As a master, the GT-96100A responds to the assertion of
Stop0* by disconnecting, retrying, or aborting.
As a target, the GT-96100A asserts Stop0* to retry or discon-
nect.
Lock0*
I
PCI_0 Lock
Asserted to indicate an automatic operation that may require
multiple transactions to complete.
When the GT-96100A is a PCI_0 target, Lock0* is sampled on
the rising edge of PClk0 when Frame0* is asserted. If Lock0* is
sampled asserted, the GT-96100A enters a locked state and
remains in this state until Lock0* is sampled deasserted on the
following rising edge of PClk0, when Frame0* is sampled
asserted.
IDSel0
I
PCI_0 Initial-
ization Device
Select
Asserted to indicate a chip select during PCI_0 configuration
read and write transactions.
DevSel0*
I/O
PCI_0 Device
Select
Asserted by the target of the current access.
When the GT-96100A is bus master, it expects the target to
assert DevSel0* within five bus cycles, confirming the access. If
the target does not assert DevSel0* within this time window, the
GT-96100A aborts the cycle.
As a target, when the GT-96100A recognizes that it is the target
of a transaction, it asserts DevSel0* at medium speed (two
cycles after assertion of Frame0*).
Req0*/
PARB0_GNT1
OPCI_0 Bus
Request
If the internal arbiter for PCI_0 is disabled, this signal is
asserted by the GT-96100A to indicate to the PCI_0 bus arbiter
that it requires use of the PCI_0 bus.
PCI_0 arbiter
output grant 1
If the internal arbiter for PCI_0 is enabled, this pin functions as
the arbiter’s grant 1 output signal.
Gnt0*/
PARB0_REQ1
IPCI_0 Bus
Grant
If the internal arbiter for PCI_0 is disabled, this signal is
asserted by the external PCI_0 bus arbiter to Indicate that
access to the PCI_0 bus is granted to the GT-96100A.
PCI_0 arbiter
input request 1
If the internal arbiter for PCI_0 is enabled, this pin functions as
the arbiter’s request 1 input signal.
Table 6:
PCI Bus 0 Pin Assignments (Continued)
Pin Name
Type
Full Name
Descrip tion
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| GT5-2/1S-HU | RECTANGULAR CONNECTOR |
| GT5-1S-HU(A) | RECTANGULAR CONNECTOR |
| GT5-1S-HU(B) | RECTANGULAR CONNECTOR |
| GT5-2S-HU | RECTANGULAR CONNECTOR |
| GT5-4S-HU | RECTANGULAR CONNECTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| GT96103AB3-BBF-C083 | 制造商:Marvell 功能描述: 制造商:Marvell 功能描述:Marvell GT96103AB3-BBF-C083 |
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