- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號(hào)： | GT-96100A |
| 廠(chǎng)商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進(jìn)的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁(yè)數(shù)： | 21/549頁(yè) |
| 文件大?。?/td> | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
Revision 1.0
117
5. The VUMA device retains ownership of SDRAM indefinitely. The standard calls for the VUMA device
to keep ownership for no longer than 60 TClks before it must release the bus. This is not a requirement
for the GT-96100A and it will wait until the VUMA device releases the bus by de-asserting MREQ*.
6. When the VUMA device has ownership of the bus, it has full responsibility to execute refresh cycles on
the SDRAM.
7. Once the VUMA device de-asserts MREQ* to transfer ownership back to the GT-96100A either on its
own, or because of a preemption requires, MREQ* should be de-asserted for at least 2 TClks before
asserting it again to raise a request.
5.6.5
Latencies, Low and High Priority
If a VUMA device places a low priority request for access to SDRAM, there is no set time specified by the GT-
96100A to assert MGNT*. Once there are no pending transactions to the memory controller, MGNT* is asserted.
If a VUMA device places a high priority request for an access to SDRAM, the GT-96100A has a maximum of 35
TClks before it asserts MGNT*.
5.6.6
Total Request
The GT-96100A immediately requests back ownership of the bus after MGNT* assertion.
If bit 4 of SDRAM Bank2 Parameters register is set to 1, DMAReq[3]*/SCAS* pin functions as a total request
pin. It indicates that there is a real internal request inside the GT-96100A that requires SDRAM bus ownership.
NOTE: This may cause some difficulty to implement a fair arbitration mechanism on the SDRAM bus.
5.6.7
Disable Refresh
In some applications, the GT-96100A will be most of the time OFF the SDRAM bus. The bus master has full
responsibility to execute refresh cycles on the SDRAM.
In such applications, the user may want to disable the GT-96100A’s refresh cycles (make memory controller arbi-
tration cycle shorter).
Disable refresh cycles by setting bit 4 of SDRAM Bank1 Parameters register to 1.
5.6.8
Internal Register Reads with UMA Enabled
In order for the GT-96100A to return the data of an internal register read, the SDRAM and Memory Controller
must have control over the AD bus. Therefore, the logic controller the input of MREQ* to the GT-96100A must
de-assert its request of the memory.
The internal register read transaction is held off until the GT-96100A obtains mastership of the memory bus.
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