- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁數(shù)： | 183/549頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
Revision 1.0
263
12.3.3 Receive Operation
In order to initialize a receive operation, the CPU must do the following:
1. Prepare a chained list of descriptors and packet buffers.
NOTE: The RxDMA supports four priority queues. If the user wants to take advantage of this capability, a sep-
arate list of descriptors and buffers should be prepared for each of the priority queues.
2. Write the pointer to the first descriptor to the DMA’s first and current descriptor registers (RxFDP,
RxCDP) associated with the priority queue to be started. If multiple priority queues are needed, the user
has to initialize TxFDP and TxCDP for each queue.
3. Initialize and enable the Ethernet port by writing to the port’s configuration and command registers.
4. Initialize and enable the DMA channel by writing to the DMA’s configuration and command registers.
After completing these steps, the port starts waiting for a receive frame to arrive at the MII interface. When this
occurs, receive data is packed and transferred to the RxFiFO. At the same time, address filtering test is done in
order to decide if the packet is destined to this port. If the packet passes address filtering check, a decision is
made regarding the destination queue to which this packet should be transferred. When this is done, actual data
transfer to memory takes place.
NOTE: Packets which fail address filtering are dropped and not transferred to memory.
For packets that span more than one buffer in memory, the DMA will fetch new descriptors as necessary. How-
ever, the first descriptor pointer will not be changed until packet reception is done.
When reception is completed, status is written to the first longword of the first descriptor, and the Next Descrip-
tor’s address is written to both first and current descriptor pointer registers. This process is repeated for each
received packet.
NOTES:The RxCDP and RxFDP point to the same descriptor whenever the DMA is ready for receiving a new
packet. RxFDP is not modified during packet reception and points to the first descriptor. Only after the
packet had been fully received and status information was written to the first LW of the first descriptor,
will the ownership bit be reset (i.e. descriptor returned to CPU ownership).
Ownership of any descriptor other than the first is returned to CPU upon completion of data transfer to
the buffer pointed by that descriptor. This means that the first descriptor of a packet is the last descrip-
tor to return to CPU ownership (per packet).
12.3.3.1 RX DMA Descriptors
Figure 42 shows the format of RX DMA descriptors.
The following set of restrictions apply to RX descriptors:
Descriptor length is 4LW and it must be 4LW aligned (i.e. Descriptor_Address[3:0]=0000).
Descriptors reside anywhere in the CPU address space except NULL address, which is used to indicate
end of descriptor chain.
RX buffers associated with RX descriptors are limited to 64K bytes and must be 64-bit aligned. Mini-
mum size for RX buffers is 8 bytes.
相關PDF資料 |
PDF描述 |
|---|---|
| GT5-2/1S-HU | RECTANGULAR CONNECTOR |
| GT5-1S-HU(A) | RECTANGULAR CONNECTOR |
| GT5-1S-HU(B) | RECTANGULAR CONNECTOR |
| GT5-2S-HU | RECTANGULAR CONNECTOR |
| GT5-4S-HU | RECTANGULAR CONNECTOR |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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| GT96122-Ax-BBF-C000 | 制造商:Marvell 功能描述:64-BIT MIPS COMMUNICATION CONTROLLER & INTEGRATED NETGX COPR - Trays |
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