- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁數(shù)： | 55/549頁 |
| 文件大小： | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
148
Revision 1.0
NOTES:CPU Error Address register is also used to latch the address in case of CPU address decoding error.
More over, CPUOut interrupt bit is used both for CPU address decoding error as well as CPU parity
error indication. In order for interrupt handler to distinguish between the two interrupts events, it needs
to read CPU Error Data register and compare against its previous value. If register value changed, it
implies it is a parity error.
The CPUOut interrupt bit is set in case of parity error only if SysADCValid bit in CPU Configuration
register is set to 1.
6.5
Data Integrity Flow
6.5.1
CPU writes to SDRAM and PCI
The GT-96100A samples the SysADC (CPU parity) lines when the CPU performs a write transaction to PCI or
SDRAM. Parity checking is performed by the GT-96100A.
If a parity error occurs, the GT-96100A latches the address, data, and parity lines, see Section 6.6 “Register Infor-
mation” on page 150. The GT-96100A also generates an interrupt (via Interrupt*) to the CPU indicating a parity
error has been detected on the CPU parity lines.
In addition, the GT-96100A forces two ECC errors when writing the data to the SDRAM. This feature is config-
ured through ForceEccErr bit in SDRAM Configuration register, see Section 6.6 “Register Information” on page
150. This will make sure that when the data is read by another resource, the ECC bits will indicate erroneous data
to the reading device.
6.5.2
CPU reads from SDRAM
The GT-96100A samples the ADP (SDRAM ECC) lines when the CPU performs a read transaction from the
SDRAM. An ECC check is performed by the GT-96100A SDRAM interface.
In case there is a 2-bit ECC error, the GT-96100A generates an interrupt to the CPU and drives the Bus_Err bit
(SysCmd[5]) to the CPU. The SysADC lines will NOT drive the wrong value, assuming the Bus_Err and the
interrupt are sufficient indications for the CPU.
In case of a single-bit ECC error, the default does NOT interrupt the CPU and the error is corrected. The GT-
96100A can be programmed to interrupt the CPU on single bit ECC errors, see Section 6.6 “Register Informa-
tion” on page 150. Regardless, the data is corrected and then returned to the CPU. Also, the address, data, ECC
bits, and an indication for single or double ECC errors are latched in the GT-96100A ECC error report registers,
6.5.3
CPU reads from PCI
When the CPU reads data from the PCI, the PAR signal (and PAR64 in case of 64-bit PCI) is sampled. In case
PAR does NOT match the data, an interrupt to the CPU is generated.
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