- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號(hào)： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進(jìn)的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁數(shù)： | 138/549頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
222
Revision 1.0
DMAActSt, bit 14 (Read
Only)
DMAActSt is a read only field that can be polled to see the DMA activity status of
the channel.
In non-chain mode, this bit is de-asserted when Byte_Count reaches zero. In
chain-mode, this bit is de-asserted when the pointer to next record is NULL and
Byte_Count reaches zero.
This bit is reset if the CPU sets chanEn to 0 during DMA transfer.
SDA, Source/Destina-
tion Alignment, bit 15
The SDA bit determines whether address alignment is done for source or destina-
tion.
When a device such as a FIFO is the destination of a DMA, it is recommended to
use Destination Alignment to avoid destructive writes. Likewise, if a device such as
a FIFO is the source of a DMA, it is recommended to use Source Alignment to
avoid destructive reads.
If both the DMA Source and Destination addresses are aligned, the meaning of this
bit is irrelevant.
Mask DMA Requests,
MDREQ, bit 16
Some slower devices require extra time in order to de-assert a DMA request sig-
nal. This bit can be used to provide this extra time.
Close Descriptor
Enable, CDE, bit 17
A DMA transfer may be halted (by an EOT signal or FetchNextRec is asserted)
with some data remaining in the buffer pointed at by the current descriptor. This bit
allows writing the remaining byte count in bits 31:16 of the Byte_Count field of the
descriptor (located in memory).
By writing this field, ownership of the descriptor is returned to the CPU. The CPU
then calculates the total number of bytes transferred by the DMA channel by sub-
tracting the remaining byte count from the original Byte_Count.
End Of Transfer
Enable, EOTE, bit 18
This bit provides devices which have access to a DMA engine to stop a DMA trans-
fer prior to its completion. In chain mode, this causes fetching a new descriptor
from memory (if pointer to next record is not equal to NULL) and executing the next
DMA. If the DMA channel is in non-chain mode, then the current DMA transfer is
stopped without further action.
End Of Transfer Inter-
rupt Enable, EOTE, bit
19
EOTIE enables or disables interrupts due to End Of Transfer (EOT) signal activa-
tion.
Abort DMA, ABR, bit 20
It is possible that the CPU may need to abort a DMA transfer and reprogram the
DMA. This bit flushes internal indications which would normally not get flushed by
a mere channel disable.
The ABR bit must be used together with En/Dis if CDE and/or EOT are enabled
and the CPU requires to abort a transfer for reprogramming.
SLP (bits [22:21]), DLP
(bits [24:23]), RLP (bits
[26:25])
SLP, DLP, and RLP bits are used to redefine address space of source, destination,
or record address location. These enable overriding the local address space with
PCIMem0 or PCIMem1address space.
Table 236: DMA Channel Control Register (0x840 - 0x84c) (Continued)
Fun ction
Descrip tion
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| GT5-2S-HU | RECTANGULAR CONNECTOR |
| GT5-4S-HU | RECTANGULAR CONNECTOR |
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參數(shù)描述 |
|---|---|
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| GT96103AB3-BBF-C083 | 制造商:Marvell 功能描述: 制造商:Marvell 功能描述:Marvell GT96103AB3-BBF-C083 |
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