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參數(shù)資料
| 型號(hào)： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進(jìn)的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁(yè)數(shù)： | 6/549頁(yè) |
| 文件大小： | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
Revision 1.0
103
5.1.4.4
Writing to the SDRAM’s Parameter Register
Each SDRAM has its own Mode Register. The Mode Register defines the specific operation mode for the
SDRAM. This definition includes the selection of a burst length, SCAS latency, operating mode, etc.
NOTE: Refer to the SDRAM data sheet for more information about this register.
Typically, the Mode Register of each SDRAM is initialized on boot-up of the system and is kept static. The GT-
96100A has the flexibility to allow the CPU or a PCI Master to update the SDRAM’s Mode Register at any time
during the operation.
The parameters that the GT-96100A can change are the CAS latency and the burst length. To change these
parameters in the SDRAM’s Mode Register:
1. Update the corresponding SDRAM Bank Parameters Register (0x44c - 0x458) with the correct values.
2. The SDRAM Operation Mode Register must be written to 0x3. This indicates a Write Command to the
SDRAM Mode Register.
3. This write must be followed by a dummy word (32-bit) write to the corresponding SDRAM whose
Mode Register must be updated.
4. Finally, the SDRAM Operation Mode Register must be written 0x0 to place it back into Normal
SDRAM Mode.
The GT-96100A uses the following procedure to automatically initialize the SDRAM on boot up.
NOTE: This default initialization can be easily overwritten by the procedure described above.
1. SRAS* and DWr* are asserted with DAdr[10] HIGH and SCS[3:0] = 0000. This indicates a Precharge
to all SDRAM Banks.
2. SRAS* and SCAS* are asserted with SCS[3:0] = 0000. This indicates a CBR (CAS before RAS)
refresh to all SDRAM Banks. This occurs twice in a row.
3. SRAS*, SCAS*, and DWr* are asserted four times in a row.
- Once with SCS[3:0] = 1110.
- Once with SCS[3:0] = 1101.
- Once with SCS[3:0] = 1011.
- And, once with SCS[3:0] = 0111.
This command programs each of the SDRAM Mode Registers by activating each of the four chip
selects (SCS[3:0]) individually.
The GT-96100A automatically initializes the SDRAM on boot up to Sub-block burst ordering as required for
MIPS CPUs block reads.
NOTE: The GT-96100A always programs the SDRAM’s mode register to burst in sub-block order which sup-
port the MIPS CPU burst order. The other modes that are programmed following boot up are the default
values of the SDRAM control and parameters register.
Set the GT-96100A to initialize to linear ordering by programing SDRAM Burst Mode register to 0x9
and then following the above procedure. Initializing to linear ordering is only possible with a linear
burst read type CPU.
5.1.4.5
Force Refresh
The Force Refresh Command is used to execute a refresh cycle on the particular bank that is accessed.
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