- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁數(shù)： | 147/549頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
230
Revision 1.0
9.8
Initiating a DMA from a Timer/Counter
Each channel can be programmed to have the DMAReq* sourced from the external DMAReq* pin or from the
associated timer/counter. For example, DMA channel 0 can only be enabled by Timer/Counter 0, DMA channel
1 can only be enabled by Timer/Counter 1, etc. If bit 28 in the DMA command register is set to 1, then when the
timer/counter reaches the terminal count, an internal DMAReq* is set and a new DMA transfer is initiated.
When this bit is set to 1, DMAReq* is ignored. When set to 0, DMAs are initiated by asserting DMAReq*. Initi-
ating DMA from timer/counter is enabled only in demand mode.
9.9
DMA Restrictions
1. In order to reprogram a channel after it has been enabled, it must first be checked that the DMAActSt bit
is set to NOT ACTIVE (see Table 236 ). If working in CDE mode or EOTE mode then ABR bit must be
set to 1 along with En/Dis bit.
2. When Source or Destination address is decremented, both addresses must be double-word-aligned (that
is, A2. A1 and A0 should be all zero), and Byte Count must be a multiple of eight (this applies for burst
limits greater than eight bytes).
3. Burst reads of more than two double-words from PCI devices have all Byte Enables (BEs) active. This
implies that DMA read from PCI I/O space must be aligned or with a burst limit no bigger that eight
bytes, in order to avoid PCI spec violation (PCI spec defines correlation between two LSB address bits
and byte enables on I/O transaction).
4. When using the address hold option in the source direction (see Table 236 ), and SDA bit is set to 1, the
source and destination addresses must be double-word aligned.
5. When using the address hold option in the destination direction, both source and destination addresses
must be double-word aligned.
6. Records addresses (NPTR) must be a multiple of 16 bytes. In chained mode, if the descriptors are
stored in a device, the device must be 32 or 64 bit. If the descriptors are stored in SDRAM or in PCI
memory, there are no restrictions on the width of the resource.
NOTE: All descriptors must reside on word-aligned addresses.
7. No support for destination alignment (SDA has no affect) when burst limit is 1, 2, or 4 bytes.
8. When DMA accesses an unmapped address (see Section 3.4 “Address Space Decoding Errors” on page
63), it results in unpredictable behavior and the DMA channel might need to be stopped by clearing the
activate bit of the channel control register.
9. If the DMA state machine has a pending read of the next descriptor AND the descriptor is located in the
PCI space, any PCI accesses to the DMA registers are stopped.
10. If the PCI master accessing the GT-96100A DMA registers and the DMA descriptors resides on the far
side of a PCI-to-PCI bridge, a lock-up may occur because the PCI requires that all writes must occur
before any reads can take place across a PCI-to-PCI bridge.
相關PDF資料 |
PDF描述 |
|---|---|
| GT5-2/1S-HU | RECTANGULAR CONNECTOR |
| GT5-1S-HU(A) | RECTANGULAR CONNECTOR |
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參數(shù)描述 |
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