- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進(jìn)的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁數(shù)： | 22/549頁 |
| 文件大小： | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
118
Revision 1.0
5.7
Device Controller
The device controller supports up to five group of devices. Various access parameters can be programmed on a
per group basis as each group has its own parameters register (0x45c - 0x46c).
The supported memory space of each device can vary for each bank up to 256 Mbytes. The width of each device
may be 8, 16, 32 or 64-bits. The maximum total device address space is 512 Mbytes for all five groups.
The five individual chip selects are typically broken up into four individual device groups plus one chip select for
a boot device (non-volatile memory). Each device group can have unique programmable timing parameters to
accommodate different device types (e.g. Flash, ROM, I/O Controllers). The devices share the local AD bus with
the SDRAM. Unlike the SDRAM, the devices use the AD bus as a multiplexed address and data bus.
In the address phase, the device controller puts an address on the AD bus with a corresponding Chip Select
asserted. ALE indicates the AD bus is output as address with a valid CS*. ALE is used to latch the address and
the CS* in an external latch. ALE is HIGH by default, making the latch transparent.1 ALE goes LOW a half
clock cycle before CSTiming* is asserted for the particular read or write transaction. At the completion of the
transaction, ALE goes HIGH again on the same rising TClk that CSTiming* is de-asserted.
CS* must then be qualified (OR-tied) with CSTiming*. A read or write cycle is indicated by DevRW*. The
CSTiming* signal is valid for the programmable number of cycles of the specific CS* is active. TurnOff, AccTo-
First and AccToNext can be set in registers 0x45c - 0x46c for each group’s read timing parameters. ALEtoWr,
WrActive, and WrHigh are set for each group’s write timing parameters. There are certain restrictions to setting
these timing parameters. See Section 5.9 “Memory Controller Restrictions” on page 126 before configuring these
bits.
NOTE: Some of these parameters can be extended by the Ready* pin. See Section 5.7.10 “Ready* Support” on
5.7.1
TurnOff
TurnOff is the number of TClk cycles that the GT-96100A does not drive the memory bus after a read from a
device. This prevents contention on the memory bus after a read cycle for a slow device.
This parameter is measured from the number of cycles between the de-assertion of DevOE* (an externally
extracted signal which is the logical OR between CSTiming* and inverted DevRW*) to an new AD bus cycle.
5.7.2
AccToFirst
AccToFirst defines the number of cycles in a read access from the assertion of CS* (first rising TClk where CS*
is asserted LOW) to the cycle that the first data is sampled by the GT-96100A.
NOTE: This parameter can be extended by the Ready* pin. See Section 5.7.10 “Ready* Support” on page 122.
1. Note that this definition of ALE is slightly different than the GT-64010A/11/14/60. ALE on these
devices is default LOW, and is only asserted HIGH for a half clock cycle to latch the address. This
change in definition for ALE on the GT-96100A has no affect on system performance or architecture.
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