- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進(jìn)的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁數(shù)： | 224/549頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
30
Revision 1.0
Frame1*/
Req64*
I/O
PCI_1 Frame
Asserted by the GT-96100A to indicate the beginning and dura-
tion of a master transaction. Frame1* asserts to indicate the
beginning of the cycle.
While asserted, data transfer continues.
Deasserts to indicate that the next data phase is the final data
phase transaction. Frame1* is monitored by the GT-96100A
when it acts as a target.
PCI_0 (64 bit)
Request 64
If PCI_0 is configured for 64 bit, this pin functions as Req64*
and functions as a request for a 64-bit transaction. Req64* has
the same timing as Frame0*.
SoR
Sampled on RESET to configure the GT-96100A prior to boot-up. See Section 22.
“Reset Configuration” on page 452 for more information.
IRdy1*
I/O
PCI_1 Initiator
Ready
Asserted to indicate the bus master’s ability to complete the
current data phase of the transaction. A data phase is com-
pleted on any clock when both IRdy1* and TRdy1* are
asserted. Wait cycles are inserted until TRdy1* and IRdy1* are
asserted together.
TRdy1*
I/O
PCI_1 Target
Ready
Asserted to indicate the target agent’s ability to complete the
current data phase of the transaction. A data phase is com-
pleted on any clock when both TRdy1* and IRdy1* are
asserted. Wait cycles are inserted until TRdy1* and IRdy1* are
asserted together.
Stop1*
I/O
PCI_1 Stop
Asserted to indicate the current target is requesting the bus
master to stop the current transaction. As a master, the GT-
96100A responds to the assertion of Stop1* by disconnecting,
retrying or aborting. As a target, the GT-96100A asserts Stop1*
to retry or disconnect.
IDSel1
I
PCI_1 Initial-
ization Device
Select
Asserted to indicate a chip select during PCI_1 configuration
read and write transactions.
DevSel1*/
Ack64*
I/O
PCI_1 Device
Select
Asserted by the target of the current access. When the GT-
96100A is bus master, it expects the target to assert DevSel1*
within 5 bus cycles, confirming the access. If the target does
not assert DevSel1* within this time window, the GT-96100A
aborts the cycle. As a target, when the GT-96100A recognizes
that it is the target of a transaction, it asserts DevSel1* at
medium speed (two cycles after assertion of Frame1*).
PCI_1 (64 bit)
Acknowledge
64
If PCI_0 is configured for 64 bit, this signal functions as Ack64*.
When actively driven by the PCI target, it indicates that the tar-
get is willing to accept 64 bit data. Ack64* has the same timing
as DevSel0*.
Table 7:
PCI Bus 1 Pin Assignments (Continued)
Pin Name
Type
Full Name
Descriptio n
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| GT5-2/1S-HU | RECTANGULAR CONNECTOR |
| GT5-1S-HU(A) | RECTANGULAR CONNECTOR |
| GT5-1S-HU(B) | RECTANGULAR CONNECTOR |
| GT5-2S-HU | RECTANGULAR CONNECTOR |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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