- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號(hào)： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進(jìn)的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁(yè)數(shù)： | 199/549頁(yè) |
| 文件大?。?/td> | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
278
Revision 1.0
12.4.1.6 Data Blinder
The data blinder field (DataBlind in the Serial_Parameters register) sets the period of time during which the port
does not sense the wire before transmission (inhibit time). The default value is 32 bit times.
12.4.1.7 Inter Packet Gap (IPG)
IPG is the minimum idle time between transmission of any two successive packets from the same port. The
default (from the standard) is 9.6uS for 10Mbps Ethernet and 960nsec for 100-Mbps Fast Ethernet. Note that the
IPG can be made smaller or larger than standard definition by programming the Serial_Parameters register.
12.4.1.8 10/100 Mbps MII Transmission
When the port has a frame ready for transmission, it samples link activity indicators. If the CrS signal is inactive
(no activity on the link), and the Inter-packet gap (IPG) timer had expired, frame transmission begins. The data is
transmitted via pins TxD[3:0] of the transmitting port, clocked on the rising edge of TxClk. The signal TxEn is
asserted at this same time. In the case of collision, the PHY asserts the CoL signal causing the port to stop trans-
mitting the frame and append a jam pattern to the transmitted bit stream. At the end of a collided transmission,
the port will back off and attempt to retransmit once the Backoff counter expires. Per the IEEE 802.3 specifica-
tion, the clock to output delay must be a minimum of 0ns and a maximum of 25ns as shown in Figure 48.
12.4.1.9 10/100 Mbps RMII Transmission
The port starts transmission when it has a frame ready, and Inter-packet gap (IPG) timer has expired.
If in half_duplex mode, it also samples CRS_DV indicator for no activity. The data is transmitted via pins
TXD[1:0] of the transmitting port, clocked on the rising edge of REF_CLK and the signal TX_EN is asserted.
In half_duplex mode, in the case of collision (TX_EN asserted with CRS_DV), the port stops transmitting the
frame and appends a jam pattern to the transmitted bit stream. At the end of a collided transmission, the port
backs off and attempts to retransmit once the Backoff counter expires. As the REF_CLK frequency is 10 times
the data rate in 10 Mbps, the value on TXD[1:0] shall be valid so that it may be sampled every 10th cycle. For the
RMII, transmission of each octet shall be done a di-bit at a time as per the order described in the Figure 47.
12.4.1.10 10/100 Mbps RMII Reception
Frame reception starts with the assertion of CRS_DV by the PHY. The port begins sampling incoming data on
pins RxD[1:0] on the rising edge of REF_CLK. Reception ends when CRS_DV is deasserted by the PHY. The
last di-bit sampled by the port is the data present on RxD[1:0] on the last REF_CLK rising edge in which
CRS_DV is still asserted. CRS_DV is continuously asserted during reception. If an error is detected while
CRS_DV is asserted, the decoded data is replaced in the receiving stream with "01" until the end of carrier activ-
ity. By replacing the data in the remainder of the frame, the CRC check is guaranteed to reject the packet as an
error. When no reception takes place, CRS_DV should remain de-asserted. As the REF_CLK frequency is 10
times the data rate in 10 Mbps, the value of each octet shall be valid so that it may be sampled every 10th cycle.
For the RMII, reception of each octet shall be done a di-bit at a time as per the order described in Figure 47.
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