- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁數(shù)： | 529/549頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
80
Revision 1.0
4.5
CPU Interface Endianess
The GT-96100A provides the capability to swap the data transferred to or from the internal registers and to or
from the PCI interface.
NOTE: Data written to or from the memory controller is NEVER swapped.
The GT-96100A interface endianess to the CPU is programmed on RESET by sampling the Interrupt* pin, see
Section 22. “Reset Configuration” on page 452. The setting of this pin programs the Endianess bit in the CPU
Configuration register at 0x000. When accessing the internal registers, the endianess of the data will be deter-
mined by the Interrupt* pin’s setting.
NOTE: If set to BIG endian, data is swapped.
The setting of the ByteSwap bit in the PCI Internal Command Register, bit 0 of 0xc00, determines how data
transactions from the CPU to/from PCI are handled along with the setting of bit 12 in the CPU Configuration
Register, 0x000. Both of these bits are set to the same value as the pin strapping of the Interrupt*, but can be re-
programmed after RESET.
The setting of MByteSwap bit and MWordSwap bit in the PCI Internal Command register, determines how data
transactions from the CPU to or from the PCI are handled along with the setting of the Endianess bit in the CPU
Configuration register. Both MByteSwap and Endianess bits are set to the same value as the pin strapping of the
Interrupt* (resulting PCI interface working in little-endian mode). These bits can be re-programmed after
RESET.
4.6
Burst Order
The GT-96100A supports only the sub-block ordered bursts used by Orion MIPs processors. Sub-block ordered
bursts are optimized for the burst patterns used by most SDRAMs.
4.7
MIPS L2 Cache Support
The GT-96100A supports second level cache placed on the SysAD bus. It does not include L2 cache controller,
but it supports L2 required signaling, as defined in the R5000 specification.
GT-96100A samples the ScMatch signal. If a CPU access hits the L2 cache line (Tag RAM asserts ScMatch sig-
nal), the GT-96100A ignores the transaction, enabling the CPU to complete the transaction against L2 cache.
If the CPU initiates a block read transaction with ScTCE* asserted (indicating a L2 read request), and ScMatch is
asserted two cycles after issue cycle (indicating a L2 hit), the GT-96100A ignores the transaction, but keeps
ScDOE* asserted, enabling L2 data RAM drive read data on the SysAD bus. ScDOE[1:0] word index is driven
by the R5000 L2 cache controller.
In case cache miss (ScMatch deasserted two cycles after block read issue cycle), the GT-96100A responds to the
transaction. It also deasserts ScDOE* preventing L2 data RAM from driving the bus, and drives ScWord[1:0] for
the L2 data RAM to load the data that the GT-96100A returns to CPU. An example of L2 read miss is shown in
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PDF描述 |
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