- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進(jìn)的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁數(shù)： | 72/549頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
Revision 1.0
163
The CPU accesses the GT-96100A’s internal configuration registers when the fields DevNum and BusNum in the
Configuration Address register are equal to 0. The GT-96100A Configuration registers are also accessed from the
PCI bus when the GT-96100A is a target responding to PCI configuration read and write cycles.
The CPU accesses the GT-96100A internal PCI_1 configuration registers through PCI_0 Configuration Address
and Data registers (0xcf8,0xcfc). For example, in order to access the GT-96100A’s PCI_1 Class Code and Rev Id
register, CPU software should write 0x80000088 to PCI_0 Configuration Address register (0xcf8), and then
read/write PCI_0 Configuration Data register. CPU will use PCI_1 Configuration Address register (0xcf0) and
Configuration Data register (0xcf4) only in order to generate a configuration read/write transaction on PCI_1
bus.
The CPU interface unit cannot distinguish between an access to the GT-96100A’s PCI configuration space and an
access to an external PCI device configuration space. Both are accessed using an access to the GT-96100A’s
internal space (i.e. Configuration Data register). The software engineer must keep this in mind, especially when
byte swapping is enabled on the PCI interface. In this case, internal configuration registers and configuration reg-
isters in external devices will appear to have a different neediness.
The configuration enable bit (ConfigEn) in the Configuration Address register must be set before the Configura-
tion Data register is read or written. An attempt of CPU read a configuration register without this bit set, will
result in undefined data returned on Sassed bus
7.5.1
Special Cycles and Interrupt Acknowledge
A Special cycle is generated whenever the Configuration Data register is written to and the Configuration
Address register has been previously written with 0 for BusNum, 1f for DevNum, 7 for FunctNum and 0 for Reg-
Num.
An Interrupt acknowledge cycle is generated whenever the Interrupt Acknowledge (0xc34) register is read.
7.6
Target Configuration and Plug and Play
The GT-96100A includes all of the required plug and play PCI configuration registers. These registers, as well as
the GT-96100A’s internal registers are accessible from both the CPU and the PCI bus.
The GT-96100A acts as a two function device when being configured from the PCI bus. The base address regis-
ters available in Function 0 are used to decode accesses for which there is no byte swapping.
Function 1 is used to decode byte swapped addresses.
All other registers are shared between Function 0 and Function 1, as shown in Figure 29.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| GT5-2/1S-HU | RECTANGULAR CONNECTOR |
| GT5-1S-HU(A) | RECTANGULAR CONNECTOR |
| GT5-1S-HU(B) | RECTANGULAR CONNECTOR |
| GT5-2S-HU | RECTANGULAR CONNECTOR |
| GT5-4S-HU | RECTANGULAR CONNECTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| GT96103AB3-BBF-C083 | 制造商:Marvell 功能描述: 制造商:Marvell 功能描述:Marvell GT96103AB3-BBF-C083 |
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| GT96122-Ax-BBF-C000 | 制造商:Marvell 功能描述:64-BIT MIPS COMMUNICATION CONTROLLER & INTEGRATED NETGX COPR - Trays |
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