- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進(jìn)的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁數(shù)： | 532/549頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
Revision 1.0
83
4.8.3
Initializing a Multiple GT-96100A System
This section contains an example of connecting two GT-96100A devices to the same CPU. In actuality, it is pos-
sible to connect up to four GT-96100A devices to the same CPU.
Use the following procedure for initializing a system with two GT-96100A devices attached to the same CPU.
NOTE: Assuming that the two GT-96100A devices are called GT-1 and GT-2, respectively; both devices have
DAdr[10] pulled to VCC (enabling MultiGT mode). GT-1 has Ready* and CSTiming* tied to 11 (boot
GT-96100A). GT-2 has Ready* and CSTiming* tied to 00. GT-1 has the BootRom.
Both GT-96100A devices will now resume NORMAL operation with USUAL address decoding.
NOTE: In MultiGT mode, the GT-96100A does not support address mismatch in the CPU Interface decode. In
other words, if the CPU attempts a READ of which the address is not mapped in ANY of the GT-
96100A devices in the system, ValidIn* is not returned to the CPU and the system will halt.
4.8.4
Multi-GT Restrictions
1. Due to System Interface loading, maximum operating frequency will decrease as the number of GT-
96100A devices increase.
2. When Multi-GT support is enabled and if the CPU and GT-96100A are in Pipeline Writes mode (bit 11,
WriteMode, in the CPU Interface Configuration register - 0x0, reset to 0), a contention for one clock
cycle on the WrRdy* signal may occur. As a result, only R4000 mode (no Pipeline writes - 1 wait state
between transactions) is allowed When Multi-GT support is enabled.
Table 34: Initializing a Multiple GT-96100A System
Initialization Steps
Descript ion
1. Access GT-1's BootROM and
reconfigure GT-2's CPU Interface
address space registers.
After reset, the processor executes from the BootROM on GT-1
because the address on SysAD is 0x0.1FCx.xxxx where
SysAD[27:25] = 111 and it's a read cycle. Registers on GT-1 are
accessible via address SysAD[26:25]=11, [20:0]=offset]. Registers on
GT-2 are accessible via address [SysAD[26:25]=00, [20:0]=offset].
2. Access GT-1's BootROM and
reconfigure GT-1's CPU Interface
address space registers.
Reconfigures ALSO, the Internal space address decode register, so
that later (once Multi-GT mode is disabled) the user can distinguish
between internal accesses to GT-1 or GT-2.
3. Lower GT-2 BootCS* high decode
register BELOW 0x0.1FCx.xxxx (i.e.
0x0.1FBx.xxxx).
Causes GT-2 to ignore accesses to 0x0.1FCx.xxxx once taken out of
MultiGT mode. Further, the address mapping of register and memory
space in the GT-96100A and on their interfaces must be unique. In
other words, the four PCI address ranges, two SDRAM ranges, I/O
space, and internal GT-96100A register spaces of both system con-
trollers must be different.
4. Clear GT-2 Multi-GT mode bit.
5. Clear GT-1 Multi-GT mode bit.
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