參數(shù)資料
型號(hào)： GT-96100A
廠商： Galileo Technology Services, LLC
英文描述： Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器)
中文描述： 先進(jìn)的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器）
文件頁(yè)數(shù)： 162/549頁(yè)
文件大?。?/td> 7321K
代理商： GT-96100A
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GT-96100A Advanced Communication Controller
244
Revision 1.0
2
PAen
Priority Arbitration Enable
When this bit is set to 1, weighted round robin arbitration is performed
between high priority and low priority groups.
When this bit is reset, no round robin arbitration takes place and low priority
requests are granted only when no high priority request is pending.
NOTE: If HPPV is set to zero value and PAen is 1, priority scheme is
reversed. This means that high priority requests are granted only
if no low priority request is pending.
NOTE: Gap Cycle must be enabled in the PCI Arbiter when working with
priority Arbitration.
0
6:3
BV
Broken Value
This value sets the maximum number of cycles that the arbiter waits for a
PCI master to respond to its grant assertion. If a PCI master fails to assert
FRAME* within this time, the PCI arbiter aborts the transaction and per-
forms a new arbitration cycle. In addition, a maskable interrupt is gener-
ated.
NOTE: The PCI arbiter waits for the current transaction to end before
starting to count the wait-for-broken cycles.
0
13:7
P[6:0]
Priority
These bits assign priority levels to the requests connected to the PCI arbi-
ter. When a PM bit is set to 1, priority of the associated request is high.
The mapping between P bits and the request/grant pairs is similar to the
one shown for PD bits above.
0
20:14
PD[6:0]
Parking Disable
These bits can be used to disable parking on any of the PCI masters.
When a PD is set to 1, parking on the associated PCI master is disabled.
The mapping between the PD bits and the request/grant pairs is as follows:
PD[0] - internal PCI master unit
PD[1] - external REQ0/GNT0
PD[2] - external REQ1/GNT1
PD[3] - external REQ2/GNT2
PD[4] - external REQ3/GNT3
PD[5] - external REQ4/GNT4
PD[5] - external REQ5/GNT5
NOTE: The arbiter parks on the last master granted unless disabled
through the PD bit. Also, if PD bits are all 1, the PCI arbiter parks
on the internal PCI master.
0
28:21
HPPV
High Priority Preset Value
This is the preset value of the high priority counter (High_cnt). This counter
decrements each time a high priority request is granted. When the counter
reaches zero, it reloads with this preset value. The counter also reloads
when a low priority request is granted.
0
Table 270: PCI_0 Arbiter Configuration Register, Offset: 0x101AE0 (Continued)
Bits
Field
Name
Function
Initial
Value
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PDF描述
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