參數(shù)資料
型號(hào)： GT-96100A
廠商： Galileo Technology Services, LLC
英文描述： Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器)
中文描述： 先進(jìn)的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器）
文件頁(yè)數(shù)： 548/549頁(yè)
文件大?。?/td> 7321K
代理商： GT-96100A
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GT-96100A Advanced Communication Controller
98
Revision 1.0
5.1
SDRAM Controller
The SDRAM controller supports up to four banks of SDRAMs.
The SDRAM configuration register (0x448) contains configuration information which is valid for the four banks.
Various access parameters can be programmed on a per bank basis as each bank has its own parameters register
(0x44c - 0x458).
The supported address depth of the SDRAM can vary for each bank, depending on whether 16, 64, 128 or
information). Up to 256 Mbytes can be addressed by each SCS for a total SDRAM address space of 512 Mbytes
by the GT-96100A system.
5.1.1
SDRAM Configuration Register (0x448)
The SDRAM Configuration Register contains parameters which are used for all of the SDRAM banks used with
the GT-96100A.
5.1.1.1
Refresh Rates
The GT-96100A implements standard SCAS before SRAS refreshing.
The refresh rate for the SDRAM banks is programmable using the RefIntCnt field in the SDRAM Configuration
Register, see Table 105. For example, the default value of RefIntCnt is 0x200. If TClk is 100 MHz, than a refresh
sequence will occur every 5us. This is derived from 100MHz (=10ns) * 0x200 (512d) = 5.12us.
Every instance that the refresh counter in the GT-96100A device reaches its terminal count, a refresh request is
sent to the Memory Controller. This request enters the arbiter. Once the AD bus is idle and the last SDRAM or
Device transaction has finished, the refresh cycle begins.
NOTE: If a UMA transaction is being serviced, the external SDRAM master is responsible for refreshing the
5.1.1.2
Non-staggered and staggered Refresh
Non-staggered or staggered refresh for each bank can be programmed according to StagRef in the SDRAM con-
figuration register.
In non-staggered refresh, SCS[3:0]* and SRAS* and SCAS* simultaneously asserts refreshing all banks at the
same time as shown in Figure 13.
If the SDRAM Controller is programmed to perform staggered refresh (default), SCS[3:0]* will not simulta-
neously assert LOW together with SRAS*, following the low-going SCAS*. Rather, SCS[0]* will first go LOW
for 1 cycle, followed by SCS[1]* on the next TClk, and so on. After the last SCS[3]* has asserted LOW for 1
cycle, SCAS* and SRAS* will go HIGH again. Staggered Refresh is useful for load balancing, shown in Figure
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