參數(shù)資料
型號(hào)： GT-96100A
廠商： Galileo Technology Services, LLC
英文描述： Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器)
中文描述： 先進(jìn)的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器）
文件頁(yè)數(shù)： 203/549頁(yè)
文件大小： 7321K
代理商： GT-96100A
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GT-96100A Advanced Communication Controller
Revision 1.0
281
12.4.2 MII Serial Management Interface (SMI)
The Ethernet unit has an integrated MII Serial Management Interface (SMI) logic for controlling MII compliant
PHYs. This interface consists of two signals: serial data (MDIO); and, clock (MDC).
These signals enable control and status parameters to be passed between the PHYs and the port logic (or CPU).
Multiple PHY devices can be controlled using this simple 2-pin interface.
Typically, the SMI unit continuously queries the PHY devices for their link status, without the need for CPU
intervention. The PHY addresses for the link query operation are programmable per port in the PHY_Address
register.
A CPU can write/read to/from all PHY addresses/registers by writing and reading to/from the SMI control regis-
ter. The SMI allows the CPU to directly control a MII compatible PHY device via the SMI control register. This
enables the driver software to program the PHY into specific operation mode such as Full Duplex, Loopback,
Power Down, 10/100 speed selection as well as control of the PHY device’s Auto-Negotiation function, if it
exists. The CPU writes commands to the SMI register and the SMI unit performs the actual data transfer via
MDIO, which is a bi-directional data pin. These serial data transfers are clocked by the MDC clock output.
12.4.2.1 MII Management Frame Structure
The GT-96100A’s SMI cycles support the MII management frame structure.
Frames transmitted on the MII management interface have a structure that is shown in Table 283 and the order of
bit transmission is from left to right.
The format of the bit transmission’s parts is as follows:
Table 283: MII Management Frame Format
PRE
ST
O P
PhyAd
RegAd
TA
Data
IDL E
READ
1...1
01
10
AAAAA
RRRRR
Z0
D...D(16)
Z
WRITE
1...1
01
AAAAA
RRRRR
10
D...D(16)
Z
Table 284: Bit Transmission Parts
Part
Descriptio n
PRE (Preamble)
At the beginning of each transaction, the port sends a sequence of 32 contigu-
ous logic one bits on MDIO with 32 corresponding cycles on MDC to provide
the PHY with a pattern that it can use to establish synchronization.
ST (Start of Frame)
A Start of Frame pattern of 01.
OP (Operation Code)
10 - Read; 01 - Write.
PhyAd (PHY Address)
A 5 bit address of the PHY device (32 possible addresses). The first PHY
address bit transmitted by the port is the MSB of the address.
RegAd (Register Address)
A 5 bit address of the PHY register (32 possible registers in each PHY). The
first register address bit transmitted by the port is the MSB of the address. The
port always queries the PHY device for status of the link by reading register 1
bit 2.
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