- 您現(xiàn)在的位置：買賣IC網 > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網、快速以太網、HDLC）控制器) PDF資料下載
參數資料
| 型號： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網、快速以太網、HDLC）控制器) |
| 中文描述： | 先進的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網，快速以太網，和HDLC（通信協(xié)議的高級通信協(xié)議（以太網，快速以太網，HDLC的）控制器） |
| 文件頁數： | 64/549頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
156
Revision 1.0
Upon receiving the first 32- or 64-bit data from the CPU interface or DMA unit, the PCI master interface requests
the PCI bus, if the GT-96100A is not already parked. Once granted, the appropriate write cycle is started on the
PCI bus.
During reads, the PCI master interface FIFO receives read data from the PCI bus and delivers it to the CPU inter-
face or the DMA unit. Upon receiving the first word or doubleword from the PCI target, the data is forwarded to
the requesting unit (CPU interface or DMA unit). The GT-96100A supports sub-block ordering during CPU
reads, therefore if the original read request address is not aligned to a cache line boundary, then the first 32-bit
word (or 64-bit double-word in case of a 64-bit PCI interface) returned to the requesting unit is delayed until it is
received from the PCI target, since reads across the PCI bus are linear.
The GT-96100A internal architecture allows zero wait-state data transfer over the PCI bus (Irdy* continuously
asserted) during both master reads and writes.
7.2.4
PCI Master DMA
The GT-96100A’s internal DMA engines act as PCI bus masters while transferring data to/from the PCI bus. The
DMA engines only issue PCI memory space read and write cycles. The type of cycle issued follows the same
rules as for the CPU.
The DMA engines transfers data between PCI devices using the on-chip DMA FIFOs for temporary storage.
NOTE: See Section 9. “Independent DMA Controllers (IDMA Controllers)” on page 219 for a detailed descrip-
tion of the DMA engines.
7.2.5
PCI Master RETRY Counter
RETRYs detected by the PCI master interface are normally handled transparently from the point of view of the
CPU or DMA engines.
In some rare circumstances, however, a target device may RETRY the GT-96100A excessively (or forever.) Use
the Retry Counter to recover from this condition. Every time the number of RETRYs equals the value in the
Retry Counter, the GT-96100A aborts the cycle and sends an interrupt to the CPU. If the cycle was a read, unde-
fined data is returned and the ERROR bit is set within the data identifier.
Disable the Retry Counter by setting the Retry count to zero.
相關PDF資料 |
PDF描述 |
|---|---|
| GT5-2/1S-HU | RECTANGULAR CONNECTOR |
| GT5-1S-HU(A) | RECTANGULAR CONNECTOR |
| GT5-1S-HU(B) | RECTANGULAR CONNECTOR |
| GT5-2S-HU | RECTANGULAR CONNECTOR |
| GT5-4S-HU | RECTANGULAR CONNECTOR |
相關代理商/技術參數 |
參數描述 |
|---|---|
| GT96100AB3-BBF-C000 | 制造商:Marvell 功能描述:Marvell GT96100AB3-BBF-C000 |
| GT96100AB3-BBF-C083 | 制造商:Marvell 功能描述:Marvell GT96100AB3-BBF-C083 |
| GT96103AB3-BBF-C083 | 制造商:Marvell 功能描述: 制造商:Marvell 功能描述:Marvell GT96103AB3-BBF-C083 |
| GT96122-A2-BBF1C000 | 制造商:Marvell 功能描述:Marvell GT96122-A2-BBF1C000 |
| GT96122-Ax-BBF-C000 | 制造商:Marvell 功能描述:64-BIT MIPS COMMUNICATION CONTROLLER & INTEGRATED NETGX COPR - Trays |
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